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ster는 R과 S의 입력을 받아 클락 신호가 1일 때 출력 P를 출력시킨다. Slave는 P와 의 클락신호가 0으로 될 때 입력을 받아 Q를 출력시킨다. 최종 출력 Q가 master의 입력으로 귀환 될 때는 이미 클락신호가 0이므로 toggle을 방지하게 된다.
(2) TTL 74LS73
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리시오. 단, CLK 입력에 클럭 입력 대신 버튼 스위치를 연결하여 버튼을 누를 때마다 카운트가 증가하도록 설계하시오. 또한, Q1, Q2, Q3출력 신호에 LED를 연결하여 카운터의 상태에 따라 LED에 불이 들어오도록 회로도를 그리시오.
8진 비동기 카
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1 값을 설계하시오.
f = R2/2VthR1 * [ -Rb1Vc/R1C(Rb1+Rb2) + Rb1Vc/R2C(Rb1+Rb2) ]
= R2/2VthR1 * [ -Rb1Vc/C(Rb1+Rb2) * (1/R1-1/R2) ]
Vth = 2.5,Vc = 1, R1 = 200 Ω, R2 = 100 Ω, RB1 = 20 ㏀, RB2 = 20 ㏀
따라서 주파수가 2 ㎑가 되도록 C1 값을 설정하면 C1값은 125 ㎋ 이다.
(6) 슈미츠 회
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알 수 있다.
FFT plot
발진 주파수 1.1668kHz에서 Loop gain Av = 14.455/15 = 0.963 (대략 1)이 됨을 알 수 있다.
▣ 그림 2와 같이 다이오드를 사용하여 Wien bridge 발진기를 안정화 할 수 있다. Wien bridge 발진기의 출력을 안정화하는데 다이오드가 어떤 역할을
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이 오른쪽으로 shift 됨
5
H
H
H
a
b
c
d
핀 A,B,C,D 에 각가 들어간 입력이 QA,QB,QC,QD로 각각 출력됨
(3) ULN2003AN IC의 data cheet을 인터넷에서 찾아서 계획서에 첨부하시오. Data sheet을 바탕으로 2개의 BJT와 3개의 저항으로 이루어진 각 Darlington Pair의 회로
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때의 주기는 대략 69.32us이고, 주파수는 14425.85Hz이다.
따라서 Vco의 이득은 (21739.13-14425.85 / 5-2.5) = 2925.312 Hz/V 이다.
(5)Loop Filter의 cutoff frequency (1/2πRC)가 높아질 경우와 낮아질 경우에, PLL 응답 특성의 변화를 예상하고 그 이유를 제시하시오.
simula
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공학연구정보센터 (http://www.cheric.org)
[2] 네이버 백과사전 (http://100.naver.com)
[3] 고분자 화학 입문, 제 3 판, 자유 아카데미
[4] 전북 대학교 웹 디스크 - 화학공학부 이론강의 자료
[5] http://en.wikipedia.orge LIST OF CONTENTS ------------------------------------
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전북대학교 화학공학부, Chapter 3, 2004.
[2] http://100.naver.com/100.php?id=107289
[3] http://100.naver.com/100.php?id=150009
[4] http://100.naver.com/100.php?id=151427
[5] http://100.naver.com/100.php?id=105063
[6] http://100.naver.com/100.php?id=74808
[7] http://100.naver.com/100.php?id=74824
[8]
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공학 - 박광순, 여진경 역. 학문사. 1997
[5] http://www.ece.utep.edu/research/webedl/cdte/Fabrication/index.htm
[6] http://lsm.rutgers.edu/facilities_ALD.shtml
[7] chap2. 전계효과 트랜지스터(FET) - 디스플레이공학 이준신교수님 강의자료 1. 실험목적 (Purpose)
2. 실험변
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