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회로가 내장되어 있어 클록의 파형이 PGT인지 NGT인지를 판별해 낸다.
- Positive edge triggered 플립플랍 : PGT에서 작동하는 플립플랍
- Negative edge triggered 플립플랍 : NGT에서 작동하는 플립플랍
⑩S-R 플립플랍, JK 플립플랍, D 플립플랍, T 플립플랍 4가
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게이트(Logic Gate)
3. 조합논리회로
1) 특징
2) 반가산기(Half-Adder,HA)
3) 전가산기(Full-Adder,FA)
4) 디코더(Decoder)
5) 멀티플렉서(Multiplexer,MUX)
6) 디멀티플렉서(Demultiplexer)
4. 순서 논리회로
1) 플리플롭(Flip-Flop)
2) RS 플리플롭
3) JK 플리플롭
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T-FF의 실험
JK-FF의 J, K 입력을 서로 연결하여 T-FF을 구성한다. 아래 그림과 같이 기본 게이트로 구성된 JK-FF로부터 T-FF을 구성하고 입력 T에 대한 출력 Q와 Q(bar)를 확인하여 표에, 동작특성은 타이밍도에 나타낸다.
①실험 1의 ①~⑤를 반복한다.&
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d4 <= D;
elsif (j4='0')and(k4='1') then d4 <= '0';
elsif (j4='1')and(k4='0') then d4 <= '1';
elsif (j4='1')and(k4='1') then d4 <= (not D);
end if;
end process;
end jkf;
⇒ VHDL에 의한 결과
⇒ logic diagram에 의한 결과
5. 결과
12진 카운터를 JK플립플롭으로 설계해봤습니다. VHDL
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제조사의 데이터 시트의 최대치와 비교하라.
모의실험&실험예측(PSPICE Simulation)
▶J-K 펄스 트리거 플립-플롭
▶tPLH 측정 ○ 실험 목표
○ 사용 부품
○ 관련 이론
○ 실험 순서
○ 심층 탐구
○ 모의실험&실험예측(PSPICE Simulation)
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jk플리플롭을 가지고 리플 카운터를 구현하였다. 특이한 것은 J와K입력을 같은 것을 넣는데. (1,1)을 넣어서 출력을 반전시키기 위함이었다. 그리고 이렇게 J와 K를 같이 묶어놓은 것을 T플리플롭이라고도 한다.
마지막에 seven segment로 표현할때
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확인하시오.
(1) JK FF
(2) D FF
(3) JK FF을 이용하여 D FF을 설계
2. 3단 PN sequence shift register를 구현하고 결과값을 확인하시오.
(Initial state : D1=D2=D3=1)
▶진리표에의한 파형
1)Q1의 파형
2)Q2의 파형
3)Q3의 파형
▶배선도
★고찰
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플롭의 모든 출력이 동시에 변한다. 따라서 시간 지연이 매우 작고, 최대 동작 주파수가 높다. 동기식 카운터는 그림 8-1과 같이 인에이블(EN) 입력을 갖는 T 플립플롭으로 구성할 수 있다. 이 플립플롭의 출력은 EN이 유효할 때만 T의 상승에지에
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플립플롭을 사용하여 구현하는 것이 바람직하다.
출처-네이버
실험
JK Flip Flop을 이용한 3 비트 UP 카운터 JK Flip Flop을 이용한 3 비트 DOWN 카운터
JK Flip Flop을 이용한 3 비트 UP/DOWN 카운터 JK Flip Flop 6진 UP/DOWN 카운터
D Flip Flop을 이용한 6진 UP 카
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플립플롭, 레지스터, 계수기
(결과보고서 - 추가)
2. 실험내용 및 결과
2.1 T-Flip-Flop
2.1.1 source
2.1.2 출력파형
입력값 t가 1일때, 클럭값이 0에서 1이 될 때에 출력은 전 출력값의
반전이 되어 나타난다.
2.2 Shift Register
2.2.1 source
2.2.2 출력파형
D-Flip-Fl
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