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네 개를 이용하여 구성하였다.
출력값 ouput 은 clock에 이벤트 발생시 오른쪽으로 한bit씩 이동한다.
2.3 counter
2.3.1 source
T-Flip-Flop 네 개를 이용하여 구성하였다.
2.3.2 출력파형 2. 실험내용 및 결과
2.1 T-Flip-Flop
2.2 Shift Register
2.3 counter
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VHDL 문장은 다음과 같으며 이를 수행하고 그 결과를 분석하라.
Source Code
library ieee;
use ieee.std_logic_1164.all;
entity moore_3p is
port( clk, x, reset: in std_logic;
y: out std_logic_vector(2 downto 0) );
end moore_3p;
architecture sample of moore_3p is
type states is (s0, s1, s2, s3);
signal
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VHDL에 의한 결과
⇒ logic diagram에 의한 결과
5. 결과
12진 카운터를 JK플립플롭으로 설계해봤습니다. VHDL을 사용하는 것이 아직은 익숙치 않아 힘들었지만 꽤 길게 짜여진거에 비하면 쉬웠습니다. 그리고 플립플롭의 사용 방법과 용도를 확실히
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카운터와 같게 나온다. 입력 X가 1일 경우 출력은 0에서 7까지 카운터 되고 X가 0일 경우 propagation delay 이후 7에서 0으로 카운터 된다.
[예비실험 1-3] VHDL 언어로 다시 설계하여 비교하시오.
[예비실험 2-1] Mod 9 카운터를 VHDL로 설계하시오.
Mod-n 카
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카운터 계수 동작표
클록 펄스(Cp)
D
C
B
A
0
1
2
3
4
5
6
7
8
9
10`
10
11
0
0
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
1
1
0
0
1
1
0
0
1
0
0
0
1
0
1
0
1
0
1
0
1
0
0
1
2. VHDL로 구현한 프로그램 code
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
entity counter
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VHDL 및 Design Analysis를 이용하여 설계검증 하였다. 25000컬러구현을 목적으로 한 Digital controller이나 직접적으로 OLED를 통하여 검증을 하지 못하였으나, 입력값과 결과값의 확인을 통하여 필요한 부분만을 설계하여 chip 및 처리속도에서 만족할 수
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