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디지털 디자인 - 4비트 parity generator, 5비트 parity checker
1.even parity 4bit generator
입력 4비트 뒤에 parity bit를 붙여 1의 개수를 even으로 만든다.
(1) 진리표
(2)Boolean funtion
P=wxyz
(3)karno map
(4)schematic diagram
(5)verilog HDL code
(6)compile log analysis
(7)simulate and anal
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Parity Generator)라고 하고, 수신측에서 패리티를 검사하는 회로를 패리티 검사기(Parity Checker)라고 한다.
가령 110110101 이라는 DATA가 들어왔을 때 1의 개수가 짝수 개 이므로 패리티 비트는 1로 출력이 된다. 위의 회로도 같은 경우는 4비트 직렬회로
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4비트 PARITY CHECKER
1. 회로개요
본 회로는 EX-OR gate로 구성된 4비트 parity checker 회로이다.
2. 문제
1)4비트 parity checker 회로의 동작을 확인하라.
2)4비트 이상의 parity checker 회로의 구성은?
3. 시뮬레이션 조건
1.6[us]동안 transient 해석을 하며, 입력 신
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4비트 parity generater 회로의 결과를 확인하는 실험이다. 4비트 패리티 체커 회로는 홀수개의 입력이 1일 때(즉, 1개만 또는 3개의 입력이1)만 출력이 1이 나오는 회로이다.
즉 A에 clock를 B,C,D에 0을 입력 했을 때의 실험인 그림 6_1처럼 홀수 개의 1일
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Parity Generator)라고 하고, 수신측에서 패리티를 검사하는 회로를 패리티 검사기(Parity Checker)라고 한다.
패리티 비트의 논리 값을 정하는 방식에는 짝수 패리티(Even Parity)와 홀수 패리티(Odd Parity)의 두 가지가 있다.
☞ 짝수 패리티 : 패리티 비트
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