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것을 알 수 있다. Process문에 의한 동작적 표현방법은 signal a와 b의 vector 크기와 무관하게 if a=b then과 같이 간결한 표현이 가능하도록 자료흐름적 표현 방법과 달리 매우 편리한 기술 표현이다. 1. Entity
2. Architecture
3. VHDL
4. Process문
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지스터 블록의 모델링
<그림 2-32> 레지스터 VHDL entity 코드
일곱 개의 컴포넌트를 이용하여 레지스터의 블록 전체를 연결하면 된다. 위에는 VHDL 코드의 entity 부분이다.
2) 레지스터 블록 다이어그램
<그림 2-33> 레지스터 블록 다이어그램
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VHDL에서는 엔터티(entity) 이름, 아키텍처 몸체(architecture body), 포트(port) 그리고 함수(function) 등을 정의하기 위해 사용된다. 일반 프로그래밍 언어의 그것과 마찬가지로 VHDL도 식별어의 첫 번째 문자는 반드시 영문으로 시작하며 두 번째 문자부
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VHDL code
1. transport delay
library ieee; use ieee.std_logic_1164.all;
entity bool_func is
port ( x : in std_logic;
y : out std_logic );
end bool_func; 1. Title: VHDL을 이용한 inertial delay와 transport delay 확인
2. purpose:
3. Theory
4. Data & Result
(1) VH
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entity logic is
port ( x : in std_logic_vector( 1 downto 0 );
y : out std_logic_vector( 3 downto 0 ) );
end logic;
architecture sample of logic is
begin
with x select
y <= \"0001\" when \"00\",
\"0010\" when \"01\",
\"0100\" when \"10\",
\"1000\" when others;
end sample; 1. VHDL(V
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door_lock.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity door_lock is
port(
clk : in std_logic;
sw1,sw2 : in std_logic;
key1 : in std_logic;
clear : in std_logic;
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