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설계된 VCO의 Phase noise를 구하면 약 -98.27dBc/Hz (@100kHz offset) 정도가 된다.
첫 번째 회로를 제작하여 출력을 확인해 본 결과, 원하는 Spec.을 만족하지 못했기 때문에 L1, L2, L3,C1,C2,C3의 값을 변화하여 낮아진 주파수 차이만큼을 높게 설계, 시뮬레이
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가 되도록 회로를 C1 값을 설계하시오
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C1을 33nF으로 설계하였다. 그 출력의 중심주파수는 2.083kHz를 얻을 수 있었다.
(6) 슈미츠 회로의 저항비 (RS1/RS2)와 Capacitor, C1의 값을 변화시키면서 출력파형을 관찰하시오.
Vc=0.5V, Rs1/Rs2=5kΩ/10kΩ, C1=10nF
Vc=0
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설계하여 중요 단의 파형을 보았을 때 두 신호의 위상이 다를 때 위상 검출기의 파형은 변하게 되고 이에 따라 출력 전압도 변화한다는 것을 볼 수 있었다. 또한 고주파 성분이 남아있게 되어서 심하게 변화하는 Vc는 VCO의 주파수 변화에 영향
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1. 목적 : 전압제어 발진기 (VCO : Voltage Controlled Oscillator)를 설계하고 전압을 이용한 발진 주파수의 제어를 실험으로 확인한다.
2. 실험 준비물
- DMM
- Power Supply
- Oscilloscope
- Function generator
탄소저항 :
100Ω, 5%, 1/2 W 3개
5 kΩ, 5%, 1/2 W 1개
10 kΩ,
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VCO와 위상검출기사이의 접속을 끊고 N분주 카운터를 넣은 PLL로 구성된다.
- 신디사이저의 위상 비교기는 기준 주파수
f_REF
와 N분주 카운터의 출력주파수
f_o /N
의 위상차에 비례한 평균전압을 발생한다.
- N분주 카운터는 통상 섬훨 스위치
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결정된다.
(4.1.20)
는 VCO 입력 capacitance와 병렬 결합되어 있으므로 loop filter 특성 왜곡을 방지하기 위해서 3배 이상의 크기를 가져야 한다.
제 2 절 PLL 설계 및 제작
본 논문에서 최종적으로 제작하고자 하는 것은 DDS를 이용해 800MHz의 출력 주파수
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VCO .
<7> 윤 정 배, “두 개의 DLL을 이용한 pulse shrinking delay line 제어회로”, 인하대 대학원 (2004) 석사 논문 , 국회도서관 DLL 석사논문 자료실.
<8> 류 영 수, 락킹 상태 표시기를 이용한 지연 고정 루프 기반의 클록 합성기 설계, 부경대
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