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00000";
end if;
end process;
end behave;
테스트 벤치 코드
library ieee;
use ieee.std_logic_1164.all;
entity tb_resister is
end tb_resister;
architecture behave of tb_resister is
signal rst:std_logic;
signal clk:std_logic:='0';
signal d,q:std_logic_vector(7 downto 0);
component resister
port(rst,clk:
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ip-Flop>
Rising Edge에서 T값이 1일 때 Q값을 반전시킨다.
이번 과제는, 간단히 그래픽 에디터로 만들 수 있어서 금방 끝났습니다.
동작을 확인하는 과정에서, 책을 보면서 플립플롭들의 동작을 이해하고 숙지할 수 있었습니다.
Clear값과 Preset값은
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flip flop을 설명한 것과 같은 진리표와 내용대로 출력이 되었다.
위에서 한 3가지 방법 모두 동일한 결과 값이 나왔다. logic gate인 nand, not gate로 code를 짜나, VHDL의 If else 문을 이용하여 프로그래밍을 하는 것이나 결과는 같았다. 이론적으로도 서
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Flip/Flop이다. Latch와 Flip/Flop의 차이는 if의 조건이 Level Trigger에 의해 출력이 변화되면 Latch이고, if의 조건이 신호의 상승 혹은 하강에 의해,즉 Rising Edge나 Falling Edge Trigger에 의해 출력이 변화되면 Flip/Flop이다. VHDL에서 이들을 표현하기 위해 event
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-D 풀리풀롭은 클럭 펄스의 폭이 넓어도 출력의 변화가 없지만 래치는 클럭 펄스의 폭이 넓으면 그 동안에 입력의 변화가 출력에 나타난다. 1. 플리플롭(flip-flop)
2. 카운터(COUNTER)
3. 8진 카운터
4. 10진 카운터(counter)
5. 래치(Latch)
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