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P ( D(2), Clock, Preset, Clear, Q(2), notQ(2));
stage3:dflipflop2 PORT MAP ( D(3), Clock, Preset, Clear, Q(3), notQ(3));
END Behavior;
6. 결과 및 분석
<1 bit D flip flop의 compile report>
<4 bit D flip flop의 compile report>
<4 bit d flipflop waveform simulation summary>
위의 결과
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4LS73 JK 플립플롭
≪ 그 림 ≫ 9장 예비 레포트.hwp………………………………………………………7p
아날로그 및 디지털 회로 설계 실습
-예비레포트-
10. 4-bit Adder 설계
1. 목적
2. 설계실습 계획서
전자신문.hwp………………
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bit)를 나타낸다.
아래 표는 2비트 비동기 2진 카운터의 2개의 플립플롭의 출력인
Q_A
와
Q_B
의 출력을 나타내는 도표이다.
(a) 순차 논리 회로
(b) 타이밍도
[그림 1] 2비트 비동기 2진 카운터
클록펄스
Qb
Qa
10진수
1
0
0
0
2
0
1
1
3
1
0
2
4
1
1
3
5
0
0
0
[표
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476 Master-slave JK flip-flop을 이용하여 입력조합을 통해 실험 한 결과 <표 4>와 같은 결과를 얻었다.
입력
출력(JK=11)
출력(JK=00)
S
C
Q
Q
0
0
1
1
1
1
0
1
1
0
1
0
1
0
0
1
0
1
1
1
last Q
last
last Q
last
- 7476을 이용한 2-bit counter의 회로를 구성하여서 SW1, SW2의 상
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476 Master-slave JK flip-flop을 이용하여 입력조합을 통해 실험 한 결과 <표 4>와 같은 결과를 얻었다.
입력
출력(JK=11)
출력(JK=00)
S
C
Q
Q
0
0
1
1
1
1
0
1
1
0
1
0
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0
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0
1
1
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last Q
last
last Q
last
- 7476을 이용한 2-bit counter의 회로를 구성하여서 SW1, SW2의 상
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