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5. edge triggered D flip-flop
5.1. 두 개의 3입력 NAND gate (TTL 7410)를 이용하여 그림 3의 회로를 꾸
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변화되지는 않음을 위의 입력에 따른 결과(자주색 굵은 선)를 보면 알 수 있다.
5) Decoder의 특성 상, 어떤 입력변화에 따른 서로 다른 출력 결과를 얻을 수 있음을 위의 파형에 의거하여 알 수 있다.
* D Flip-Flop실험 결과파형
1) Input clk(clock)에 빨
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flipflop.html
http://princess.kongju.ac.kr:8080/DigitalMain/dvlec/textbook/chap07/digital07_2.htm
http://archi.chungbuk.ac.kr/multimedia/lecture03/
http://www.happycampus.com/pages/2002/12/06/D1153949.html
http://www.happycampus.com/pages/2001/04/13/D1023367.html
http://www.pyc.pe.kr/computersystem/
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74 D 플리플롭 두 개를 사용해서 직렬 입력-병렬출력 시프트 레지스터 회로를 그림 3과 같이 구성한다.
(2) DIN과 CLR에 0을 인가한다.
(3) 함수 발생기로부터 1Hz, 0~5V의 사각파를 만들어 CLK에 연결하고 CLR에 1을 인가한다.
(4) DIN에 1을 인가하고 Q0
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AND 게이트를 활성화시키나, 부의 스파이크는 그렇지 않다. 효과로서는, 양의 스파이크동안, 입력게이트를 활성화시켜 짧은 순간동안 D의 값을 취득한다. 이러한 시점에서 D와 D의 부정값이 입력에 인가되어 Q를 세트 혹은 리셋시킨다. 이러한
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