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변화되지는 않음을 위의 입력에 따른 결과(자주색 굵은 선)를 보면 알 수 있다.
5) Decoder의 특성 상, 어떤 입력변화에 따른 서로 다른 출력 결과를 얻을 수 있음을 위의 파형에 의거하여 알 수 있다.
* D Flip-Flop실험 결과파형
1) Input clk(clock)에 빨
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Quartus II를 이용해 시뮬레이션을 구성하였다. 결과값을 분석하여보면 Q는 입력 전의 값을 의미하고, Q2는 입력 후의 값을 의미한다. 먼저 J,K에 모두 0을 입력하면 변화하지 않으므로 모두 그대로 값이 출력되다가 K에 High를 입력시켜주면 의 값
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D
회로동작(V)
회로동작정리
FPGA
Q
-Q
Q
-Q
Q
-Q
0
X
X
X
X
X
X
X
1
0
0.24
4.89
0
1
0
1
1
1
5.01
0.01
1
0
1
0
QuartusⅡ시뮬레이션
Altera De2 board 동작사진
B.Discussion
JK플립플롭에 똑같은 신호 T를 넣어주는 것이기에 결과는 JK플립플롭에서 같은 입력이 들어가는 경우
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d4 <= D;
elsif (j4='0')and(k4='1') then d4 <= '0';
elsif (j4='1')and(k4='0') then d4 <= '1';
elsif (j4='1')and(k4='1') then d4 <= (not D);
end if;
end process;
end jkf;
⇒ VHDL에 의한 결과
⇒ logic diagram에 의한 결과
5. 결과
12진 카운터를 JK플립플롭으로 설계해봤습니다. VHDL
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REPORT
< D플립플롭 >
1. D플립플롭
entity asdasd is
Port ( D : in STD_LOGIC;
clk : in STD_LOGIC;
CLEAR : in STD_LOGIC;
Q : out STD_LOGIC);
end asdasd;
architecture Behavioral of asdasd is
begin
process (clk, D)
begin
if clk'event and clk = '1' then
Q <= D;
end if;
end process;
end Behavioral
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플립플롭(flip-flop)의 종류와 그 동작 원리를 설명하시오.
□ 레지스터와 시 <제목 차례>
? 이 자료를 구성하면서 읽어본 참고 문헌 11
? 지원자는 왜 전자공학 학술이론을 연구 개발하려하나? 1500단어 18
기술 발전과 혁신: 19
문제
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