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실험제목 : 플립플롭, 레지스터, 계수기
(결과보고서 - 추가)
2. 실험내용 및 결과
2.1 T-Flip-Flop
2.1.1 source
2.1.2 출력파형
입력값 t가 1일때, 클럭값이 0에서 1이 될 때에 출력은 전 출력값의
반전이 되어 나타난다.
2.2 Shift Register
2.2.1 source
2.2.2 출력
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0000000\";
end if;
end process;
end behave;
테스트 벤치 코드
library ieee;
use ieee.std_logic_1164.all;
entity tb_resister is
end tb_resister;
architecture behave of tb_resister is
signal rst:std_logic;
signal clk:std_logic:=\'0\';
signal d,q:std_logic_vector(7 downto 0);
component resister
port(rst
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지스터 블록의 모델링
<그림 2-32> 레지스터 VHDL entity 코드
일곱 개의 컴포넌트를 이용하여 레지스터의 블록 전체를 연결하면 된다. 위에는 VHDL 코드의 entity 부분이다.
2) 레지스터 블록 다이어그램
<그림 2-33> 레지스터 블록 다이어그램
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클록의 주기는 60ns로 하시오.
우선 VHDL로 설계하면 다음과 같다.
7474 소자를 사용하여 회로를 구성하면 다음과 같다.
시뮬레이션을 해보면 다음과 같다.
클록이 상승할 때 트리거가 발생하는 경우로 하였다. 4비트 레지스터의 경우 출력파형을
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레지스터와 버스뿐만 아니라 게이트 수준의 설계를 가능하게 한다.
6. 한국의 VHDL
국내에서는 80년대 말쯤에 CADENCE TOOL을 사용하는 몇몇 대기업에서 Verilog-HDL을 일부 사용하고있었으나 극히 제한적이었다. 이즈음 VHDL도 발표가 되어 연구소와
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VHDL 및 Design Analysis를 이용하여 설계검증 하였다. 25000컬러구현을 목적으로 한 Digital controller이나 직접적으로 OLED를 통하여 검증을 하지 못하였으나, 입력값과 결과값의 확인을 통하여 필요한 부분만을 설계하여 chip 및 처리속도에서 만족할 수
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