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seg_89.htm
2. FPGA 보드 작동사진
1) 1번실험 사진(보드)
2) 2번실험 사진
3) 3번실험 사진
4) 4번실험 사진 1. Title
2. Name
3. Abstract
4. Background
- Encoder
- Decoder
- Multiplexer
- 7-Segement
5. Simulation
실험1) 4 to 1 MUX
실험2)Dip S/W 0~9 입력에
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seg_89.htm
2. FPGA 보드 작동사진
1) 1번실험 사진(보드)
2) 2번실험 사진
3) 3번실험 사진
4) 4번실험 사진 1. Title
2. Name
3. Abstract
4. Background
5.Experimental Results
1. 실험1
A. Data
1)소스
2)동작 사진
B. Discussion
6. Analysis
7.
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nt seg -- 사용 할 소회로 선언
port (
clk_4M : in std_logic;
rstb : in std_logic;
seg : out std_logic_vector (6 downto 0);
digit : buffer std_logic_vector (5 downto 0)
);
end component;
signal RSTB : std_logic:=\'0\'; -- 테스트용 시그널 선언 및 초기화
signal CLK_4M : std_logic:=\'0\';
signal DIGIT
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101 : seg = 7'b1011011;
4'b0110 : seg = 7'b1011111;
4'b0111 : seg = 7'b1110010;
4'b1000 : seg = 7'b1111111;
4'b1001 : seg = 7'b1111011;
4'b1010 : seg = 7'b1110111;
4'b1011 : seg = 7'b0011111;
4'b1100 : seg = 7'b0001101;
4'b1101 : seg = 7'b0111101;
4'b1110 : seg = 7'b1001111;
4'b1111 : seg = 7'b10001
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door_lock.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity door_lock is
port(
clk : in std_logic;
sw1,sw2 : in std_logic;
key1 : in std_logic;
clear : in std_logic;
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