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융통성: 실행순서의 조정이 가능
③ 단순성: 시스템 설계가 단순
④ 안정성: 0과 1로 유지되므로 높은 안정성
⑤ 견고성: 잡음 등에 강함
⑥ 정확성: 논리적인 처리로 정확한 결과 도출
- 중략 - 교재 전 범위 핵심요약+출제예상문제
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논리식으로 간소화하여 논리도로 나타내시오.
3. 10진수 0에서 5까지에 대해 익세스-3 코드를 작성하고, 표 12-3R의 결과와 비교를 하시오. 이들이 서로 일치하는가?
4. 그림 12-7과 표 12-3R을 비교하고, 그림 12-7의 회로가 익세스-3 코드를 어떻게
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gram을 그리시오. 단 state는 Q1Q2이며 다음과 같이 정의한다: S0=00, S1=01, S2=10, S3=11.
(3) 동일한 동작을 하는 회로를 D flip-flops 대신에 2개의 J-K flip-flops을 이용하여 설계하시오. 각 flip-flop의 출력은 위의 회로와 같이 Q1와 Q2로 하여라. 단 최소의 gates
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성하고 state diagram을 그리시오. State는 S0=0, S1=1로 한다. [10점]
7. 입력 X와 출력 Z를 가진 아래 state diagram을 state machine 회로로 구현하시오. 단, state는 S0=00, S1=01, S2=10으로 하고, D flip-flops을 사용하며, 최소 gates를 사용해 설계하시오. [10점]
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1
0100
0
0101
0
0110
1
0111
0
1000
0
1001
1
1010
X
1011
X
1100
X
1101
X
1110
X
1111
X
BA
DC
00
01
11
10
00
0
0
1
0
01
0
0
0
1
11
X
X
X
X
10
0
1
X
X
그림 8-6 3으로 나누어 떨어지는 BCD수에 대한 Karnaugh맵
맵으로부터 읽은 최소 SOP : X=AD+ABC+ABC
AD
ABC
ABC
회로도
표 8-5의 실험결과
3 = 00
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R-S latch 구성 및 출력
실험 사진 첨부
예비회로 조사를 통한 출력과 비교
Latch 대한 개념 이해
실험 분석
R-S F/F의 회로 구성
J-K f/f 을 구성
J-K F/F 대한 개념 이해
실험 분석
토글 값이 제대로 나오지 않는 이유에 대한 분
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회로를 구성하라.
(2) 입력 S와 R의 조합을 통해 진리표를 완성한다. 표의 상태 행에서 set, reset, last Q, ambiguous 등으로 구분하여 기입한다.
(3) SR latch의 동작을 시간도표로 나타내고, 특히, S=R=1에서 S=R=0상태로 부꿀 때 출력이 어떻게 결정되는지
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생각됩니다.
(5) AND, NOT로 모든 논리회로를 구성할 수 있는가 답하고 그 이유를 논하라.
⇒ 구성할 수 있다. 그 이유는 NAND 만으로 AND, OR, XOR을 구성할 수 있으므로 NAND는 AND와 NOT이 합쳐진 것이므로 가능할 것이라고 생각했고, 피스파이스로 확
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이 실습만 끝내면 이제 상대적으로 부담이 덜 되는 논리회로 실습이 기다리고 있다. 마지막이라는 생각으로 집중해서 실험에 임해야겠다. 1. 목적
2. 실험 준비물
3. 설계실습 계획서
4. 실험에 필요한 이론과 측정 예상 값
5. 결론
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1. 실험목적
가. 반가산기와 전가산기의 원리를 이해한다.
나. 반가산기와 전가산기의 설계를 통해 조합논리회로의 설계방법을 공부한다.
다. 상용 ALU(산술논리 연산장치)의 기능을 이해한다.
라. 상용화된 4비트 ALU를 이용하야 두 수의
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