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디지털 논리회로에 있어서 하나의 워드내에서 오류의 검출과 정정이
가능한 코드로 해밍(Haming) 이라는 사람이 개발
parity bit를 짝수로 가정하여 오류를 검출하고 수정
<해밍 코드의 길이>
오류 정정을 하기 위해서는 한 비트당 최
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실험 1에서 B=open 상태는 어떤 입력을 가한 것과 동일한가?
- `0'
2 실험 4에서 inverter의 지연시간이 2ns 라면 A에서 Y까지의 지연시간은 얼마인가?
- 2ns + 2ns + 2ns = 6ns
3 실험 7의 (a)회로를 AND, NOT로 구성하라.
4 AND, NOT로 모든 논리회로를 구성할 수 있
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첨가할 수 있
다.
18.OUTPUT : 주 출력이 출력 임피던스 50Ω으로 출력되는 BNC 단
19.AMPLITUDE : 출력신호의 레벨을 0에서 -20dB 까지 조절한다. 오실로스코프
2. 아날로그 와 디지털
화면조정과 전원부
수직증폭부
소인과 동기부
기타
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브레드보드에 구현한 “전자주사위”의 회로이다. 실제로 구현해 본 결과 회로는 1번 만에 이상 없이 작동되었다. 따라서 기존의 계획을 수정하지 않기로 하였다.
5. 결 과
PCB 범용기판(단면) 100mm x 200mm를 이용하여 회로를 구성하였다. 첫 번째
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실험은 Latch와 플립플랍을 사용하는 실험이었다. 이전까지 실행한 실험에서는 일반회로에 대해 실험을 진행했지만 이번 실험은 메모리를 가진 순차논리회로를 이용한 실험이였다. 그 중 대표적인 Latch와 플립플랍에 대한 실험이였다. 실제 실
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회로를 논리 합성하여 디지털 회로로 만들어 설계를 만드는 것이다. 텍스트 입력으로 이해하기 쉽고 시뮬레이션으로 결과를 예측 할 수 있는 기술이다. VERILOG HDL 이용하여 자신이 원하는 IC를 설계 및 제작, 시뮬레이션으로 결과를 예측할 수
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실험을 하고 나서...
이번 실험을 통해 AND, OR, NOT게이트를 구성해보고 입력값에 대한 출력값을 측정해보았다. 오랜만에 만져본 실험기구들이 낯설고 어려웠지만 회로구성을 통해 이론적으로만 다뤄보았던 논리회로의 결과값을 측정해보는 좋
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디지털 설계와 논리회로', '전산기 구조' 등과 같은 H/W 관련 과목의 전면적인 수정이 언젠가는 도래하리라는 염려을 낳게합니다.
언젠가 모 교수님께서 '이론이 너무 자주 변해서 공부하거나 가르치기가 힘들다'라고 하신 말씀이 생각나는 군
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실험치와 이론치가 일치하였다.
(7) 그림 6-15의 2-bit 병렬 가산기 회로는 그림 6-11의 반 가산기 회로와 그림 6-12의 전 가산기 회로의 결합회로이다. 병렬 가산기 회로로써 가능함을 논리적으로 검토하여 보자.
(8) 그림 6-16의 2의 보수를 이용한 2
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논리회로도를 작성한다.
이 논리회도를 통하여 브레드보드판의 회로를 꾸민다.
3)실험결과
<스위치 입력 A = 0 , B = 0 일때 Segment 0>
<스위치 입력 A = 0 , B = 1 일때 Segment 1>
<스위치 입력 A = 1 , B = 0 일때 Segment 2>
<스위치 입력 A = 1 , B
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