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nent seg -- 사용 할 소회로 선언
port (
clk_4M : in std_logic;
rstb : in std_logic;
seg : out std_logic_vector (6 downto 0);
digit : buffer std_logic_vector (5 downto 0)
);
end component;
signal RSTB : std_logic:=\'0\'; -- 테스트용 시그널 선언 및 초기화
signal CLK_4M : std_logic:=\'0\';
signal DIGI
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1
0
0
0
1
0
1
논리 함수 : A B
K-map을 참고 해서 논리 회로 제작
반가산기 논리 회로
2. 전가산기
진리표 작성
X
Y
Z
C
S
0
0
0
0
0
0
0
1
0
1
0
1
0
0
1
0
1
1
1
0
1
0
0
0
1
1
0
1
1
0
1
1
0
1
0
1
1
1
1
1
k-map 작성
가) 합 (S)
X YZ
00
01
11
10
0
0
1
0
1
1
1
0
1
0
논리 함수 :X Z\' Y\' +
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논리회로가 동작하는지 원리를 조금이나마 알게 되었고 그 결과, 이번 실험은 큰 문제 없이 빠른 시간에 해결할 수 있었다. 또한 교수님의 이해하기 쉽게 해주시는 설명과, 친절하신 조교님이 옆에서 틀린 부분도 지적해 주시고 모르는 부분
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회로도가 지금까지 짜여진 VHDL 코딩에서 얻어낸 심볼로 \"lastalu\"를 설계한 회로도 이다.
결론
- 이번 연산은 산술뿐만 아니라 논리 연산까지 수행하는 4 bit ALU를 설계를 하였다. 스키메틱이 아닌 VHDL의
코딩으로 회로를 설계 하였는데, 처음 과
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C 7408)
특징
AND gate 4개
AND gate 진리표
A
1
1
1
1
0
0
0
0
B
1
1
0
0
1
1
0
0
C
1
0
1
0
1
0
1
0
L1
1
1
0
0
0
0
0
0
L2
1
0
0
0
0
0
0
0
결과
결과 : AND gate는 입력값 중 거짓이 있으면 결과값이 거짓이다.
5. IC NOT gate (TTL IC 7404)
특징
NOT gate 4개
NOT gate 진리표
A
1
0
B
0
1
Inv B
1
0
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논리회로와 순서논리회로에 대해 설명하시오.
(1). 조합논리회로
논 리
NOT
OR
AND
논리회로
논 리 식
진리표
입 력
출력
A
Y
0
1
1
0
입 력
출력
A B
Y
0 0
0
0 1
1
1 0
1
1 1
1
입 력
출력
A B
Y
0 0
0
0 1
0
1 0
0
1 1
1
논 리
XOR
NOR
NAND
논리회로
논 리 식
진리표
입
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논리상으로는 입력이 출력에 바로 영향을 미치는 것으로 인식되지만 실제 회로로 구현시에는 그렇지 않다. 트랜지스터의 동작속도가 정확하게 0이 되지 않기 때문인데 보통 전달지연은 수 ns(nano second)에서 수십 ns가 걸리게 되고 천이시간도
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1.1 BCD 코드를 이용하여 한 자리의 자연수 두 개를 덧셈할 경우, 결과를 0~18 사이의 값이 된다. 다음 두 가지 예에서 보는 바와 같이 두 BCD 코드를 일반 이진 코드처럼 덧셈하면 그 결과가 BCD 코드가 될 수도 있고 아닐 수도 있다. BCD가 아닌 코드
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회로를 구성 (이후 특별한 사항이 없는한
{V}_{CC}
는 +5V에 연결한다.)
2) 전원 ON; SW1,SW2를 조작
3) 전원 OFF상태에서 그림과 같은 회로를 구성
4) 전원 ON; 2번과 동일한 조작
5) 부록을 참조, 다음 그림과 같은 회로를 구성
6) 전원 ON; SW1 조작
7) 전원
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드 모르간의 법칙
1. 실험 목적
▣ 드 모르간 법칙을 소자를 이용하여 실험적으로 증명한다.
▣ 드 모르간 법칙을 이용하여 부울대수 변환 및 논리회로를 간소화하는 능력을 익힌다.
▣ 논리소자의 동작을 이해한다. 1. 실험 목적
2.
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