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Digits) :
0,1,..9,a,b,...,f (16개)
여기서 0과 1등의 숫자들은 숫자 그자체의 의미로 받아들이시면 안되고, 하나의 기호로써 받아들이셔야 합니다. 1. 디지털과 아날로그란 무엇인가 ?
2. A/D 변환
3. 디지털 논리 게이트란 ?
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std_logic
);
end component;
begin
key : comp_4bit
port map(input_a,input_b,output_eq,output_agb,output_alb);
input_a <= "0000", "1000" after 100 ns; -- 입력 시그널을 4비트로 생성, “”사용
input_b <= "0000", "1111" after 200 ns; -- 모든 경우에 대한 입력을 생성하기 어려우므로 샘
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downto 0);
end if;
end if;
end process;
end Behavioral;
(2)Booth 곱셈기
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_signed.ALL;
entity booth_multiplier is
--승수, 피승수 및 출력의 길이 저장
generic (m_plicand_width : integer :=8;
m_plier_width : integer :=8;
output_width : integer
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X"17" => lcd_db <="00100000";
when X"18" => lcd_db <="00100000";
when X"19" => lcd_db <="00100000";
when X"1A" => lcd_db <="00100000";
when X"1B" => lcd_db <="00100000";
when X"1C" => lcd_db <="00100000";
when X"1D" => lcd_db <="00100000";
when X"1E" => l
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gic;
G, P, Sum : out std_logic);
end component;
component Lookahead_carry_generator
port(G, P : in std_logic_vector (3 downto 0);
Ci : in std_logic;
m : in std_logic;
C : out std_logic_vector (4 downto 1);
PG, GG : out std_logic);
end component;
begin
B_sig(0) <= B(0) Xor m;
B_sig(1) <= B(1) X
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f door_lock_mod_tb is
component door_lock
port ( clk : in std_logic;
rst : in std_logic;
ps_start : in std_logic;
ps_end : in std_logic;
ps_mod : in std_logic;
ps_num : in std_logic_vector (3 downto 0);
door_open : out std_logic;
alarm : out std_logic );
end component;
signal clk : std_logic;
signa
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'0'; SEG2_COM2 <='1'; output (6 downto 0) <= "1111101";
when x"7" => SEG2_COM3 <= '0'; SEG2_COM2 <='1'; output (6 downto 0) <= "0000111";
when x"8" => SEG2_COM3 <= '0'; SEG2_COM2 <='1'; output (6 downto 0) <= "1111111";
when x"9" => SEG2_COM3 <= '0'; SEG2_COM2 <
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f door_lock_mod_tb is
component door_lock
port ( clk : in std_logic;
rst : in std_logic;
ps_start : in std_logic;
ps_end : in std_logic;
ps_mod : in std_logic;
ps_num : in std_logic_vector (3 downto 0);
door_open : out std_logic;
alarm : out std_logic );
end component;
signal clk : std_logic;
signa
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izer;
architecture behave of string_recognizer is
-- Xilinx에서 입력을 클럭 신호와 같은 방식으로 사용하기 위해 IBUF component 사용
component IBUF
port(O : out std_ulogic;
I : in std_ulogic);
end component;
--내부 신호 및 상태 스트링 선언
type st_str is (s0, s1, s2, s3, s4, s5);
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1. 개요
2. 디자인
3. 결론
4. 느낀점
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