|
동작시켜 각 FF의 진리표와 일치하는지 확인하시오.
(1) JK FF
(2) D FF
(3) JK FF을 이용하여 D FF을 설계
2. 3단 PN sequence shift register를 구현하고 결과값을 확인하시오.
(Initial state : D1=D2=D3=1)
▶진리표에의한 파형
1)Q1의 파형
2)Q2의 파형
|
|
|
플립플롭은 상승 에지일때 상태가 변화함을 알 수 있다.
- 00 -> 01 -> 11 -> 10 -> 00 으로 처음에 state diagram에서 본 바와 같이 카운팅 되고 있음을 알 수 있다.
- CLK의 바뀜에 따라 delay를 두고 변화함을 알 수 있다.
- Rst가 들어오면 00부터 시
|
|
|
소자
b. X1+X2+X3=0 조건을 만족
c. 발진 조건 : X3<0(용량성)일 때, X1, X2>0(유도성)
X3>0(유도성)일 때, X1, X2<0(용량성)
▶ 실기시험 측정 파형
① TP1 출력파형
주파수 :
Time/Div :
Volt/Div :
② TIME CHART 1. J-K 플립플롭
2. 미분기
3. 발진기
|
|
|
게이트를 사용하여 15에서 -> 0으로 넘어갈 경우 신호의 점멸이 동시에 이뤄질 수 있도록 수정하였습니다. 6번의 경우 시뮬레이션과는 관계가 없지만, 실제 설계를 가정하고 했을 경우를 대비하여 저항을 추가하였습니다.
설계에 있어서 Clock
|
|
|
플롭의 CP입력에 연결되며, 공통의 클록 펄스는 동시에 모든 플립플롭을 동작시킨다. 동기 카운터는 앞에서 설명한 순차 논리 회로의 설계에 따라 설계할 수 있으며, 동기 카운터에서는 카운터의 동작시 플립플롭의 전파 지연 시간이 매우 중
|
|
|
Ⅰ. 동기식 카운터
1. 기재 및 부품
AND 게이트 7408 2개, JK 플립플롭(AND 게이트 입력) 7472 2개, JK 플립플롭
7473 저항 820[Ω], 4비트 만능시프트 레지스터, 단일 펄스 발생기 부품
2. 회로 및 이론 정리
▶비동기식 카운터의 플립플롭 동작은
|
|
|
플립-플롭의 클록 입력으로 연결(전파)
- 두 번째 플립-플롭(B)이 토글되기 위해서는 첫 번째 플립-플롭(A)의 출력이 HIGH에서 LOW로의 상태변화를 가져야 한다.
- 각 단의 출력 주파수는 전 단 출력주파수의 절반이 된다. 따라서 마지막 단(D)의 출
|
|
|
변화되지는 않음을 위의 입력에 따른 결과(자주색 굵은 선)를 보면 알 수 있다.
5) Decoder의 특성 상, 어떤 입력변화에 따른 서로 다른 출력 결과를 얻을 수 있음을 위의 파형에 의거하여 알 수 있다.
* D Flip-Flop실험 결과파형
1) Input clk(clock)에 빨
|
|
|
.(n은 플립플롭의 수)
6. 참고문헌
* 디지털 디자인 (M, Morris Mano, Michel D, Ciletti : 교보문고)
* http://terms.naver.com/
*http://blog.naver.com/pegacissus?Redirect=Log&logNo=8010924(74194회로) 1. 서 론
2. 이 론
3. 실 험
4. 결과 및 논의
5. 결론
6. 참고문헌
|
|
|
☆ 목차
1. 컴퓨터 시스템에서의 RAM과 ROM의 위치
2. RAM의 종류
3. SRAM과 DRAM의 비교
4. SRAM의 동작원리 - 플립플롭
5. DRAM의 동작원리 - 콘덴서
6. ROM의 종류 및 동작특성
7. Flash Memory
☆ 발표목적
1. RAM과 ROM의 종류에 대해 자세히 파악
|
|
메뉴펼치기
