|
게이트도 OR 게이트에 NOT 게이트만 붙이면 되므로 생략하여 OR, XOR 게이트만 확인)
OR
XOR
고찰
이번 실험은 NOT, OR, AND 게이트, NAND, NOR, Exclusive-OR 게이트의 논리함수 개념과 Gate의 구조 및 기능에 대해 알아보고 측정하는 실험과 부울 함수를 이용
|
|
|
논리곱(AND)
논리합(OR)
논리부정(NOT)
등이 있다.
구성된 논리회로는 불대수와 카르노도를 사용하여 간단한 형태로 변형시킬 수 있다.
논리 축소를 위한 기본적인 불대수의 기본 연산
카르노 맵이란 부울함수를 표준형으로 표현할 수 있는 모든
|
|
|
간소화 했지만 자판기 설계에는 용이하지 않음을
알게 되어서 상태변수와 플리플롭을 사용하여 자판기 설계를 다시하였다.
카르노맵간소화
회로설계
프로그램 구현
스위치를 누를 때 단발 펄스 발생
Cedar logic simulator 를 이용하여 자판기 회
|
|
|
게이트가 없어도 AND게이트를 접속 한 것과 같은 동작을 하게 된다. 그림 3-9의 (b)는 와이어드OR회로이다
X=ABCDEF
Y=A+B C+D E+F 1. Bool 대수
2. De Morgan 정리
3. 오픈 컬렉터(open collector)형 게이트
4. 풀-업 저항(pull-up resister)
5. 와이어드 AND(
|
|
|
디지탈 논리설계기초, 에드텍, 1994
◎ 이희규, 디지털공학, 지앤북, 2007
◎ 안계선, 최신 디지털 논리회로 설계, 21세기사
◎ 장은영, 디지털공학, 신화전산기획
◎ 최갑석, 디지탈 회로, 학문사, 1991
◎ 황희승, 디지털 설계, 동일출판사, 1991
|
|
|
게이트 회로
(1) NAND 게이트회로의 변환
◎ NAND 게이트회로를 인버터(NOT)로 활용하기
◎ NAND 게이트회로를 AND 게이트로 사용 하고자 할 때
◎ NAND 게이트회로를 OR 게이트로 사용 하고자 할 때
◎ 입력 부(“0”)논리의 NAND
5. NOT gate 회로(
|
|
|
부울대수의 AND⇔OR변환하기 위한 볍칙(드모건의 정리)에서 이론적으로 도출(導出)되어 있는 것이다. (그림 8)에 드모건(de morgan)의 정리의식과 이 AND⇔OR변환을 사용한 논리회로의 변환과의 대응을 나타낸다.
목차
-NOT회로(回路)
-AND회로(回路)
-O
|
|
|
게이트를 사용하여 S와 CO를 출력으로 하는 전가산기 회로를 구성하면 그
림 4와 같이 되고, 그 기능블럭도는 그림 5와 같이 나타낸다.
그림 4 전가산기의 논리회로도
그림 5 전가산기의 기능블럭도
한편, 전가산기는 2 개의 반가산기와 1 개의 OR
|
|
|
논리 게이트 OR, AND, NOT, NAND, NOR, EX-OR··.)
- 디지털 IC의 종류와 특징 (TTL & C-MOS)
3. 사용기기 및 부품
- SMPS, 펑션제너레이터, 74LS90, 74LS47, 7 Segment, 저항(330)
4. 도면
10
5
▽
5V
16
8
GND
5. 실험 및 실험결과
가. 회로 제작 과정 모습
나. 회로를 완성한
|
|
|
논리 0이 된다.
위의 그림의 게이트 회로에서 저항값은 R1은 4kΩ, R2는 1.6kΩ, R3는 2kΩ, R4는 5kΩ 정도가 된다.
TTL 게이트에서는 입력의 수를 늘리려면 입력 트랜지스터의 이미터 수를 늘리면 된다.
(a) 입력에 저전압 공급
(b) 입력에 고전압 공급
[
|
|
메뉴펼치기
