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플립 플롭을 클리어(clear)시켜 맨 처음의 상태 0000으로 되돌아 가게 된다.
이러한 관계를 표 14-1 에 나타내고 있다.
표 14-1 비동기식 10진 카운터 계수 동작표
클록 펄스(Cp)
D
C
B
A
0
1
2
3
4
5
6
7
8
9
10`
10
11
0
0
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
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예비회로 조사를 통한 출력과 비교
Latch 대한 개념 이해
실험 분석
R-S F/F의 회로 구성
J-K f/f 을 구성
J-K F/F 대한 개념 이해
실험 분석
토글 값이 제대로 나오지 않는 이유에 대한 분석
T F/F를 구성
실험 분석
실험 감상
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플롭
래 치 : 비동기식 플립플롭
플립플롭이란?
1. 플립플롭의 기억용량
2. 플립플롭의 개요와 동작
3. 타이밍관련 매개변수
준비시간과 유지시간
전달지연시간
최대 클럭주파수
4. 종류
SR 플립플롭 vs. D 플립플롭
JK 플립플롭 vs. T
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회로를 결선하고 D와 의 입력 변화에 따른 출력 상태를 측정하라.
D
Q
Q'
0
0
0
0
1
0
0
1
0
1
0
1
1
1
1
0
(3) 그림 10-11과 같은 TTL IC 7474 D-F/F 회로를 구성하고 D와 의 입력 변화에 따른 출력 상태를 측정하라.
D
Q
0
0
0
1
0
0
0
1
0
1
1
1
(4) 그림 10-12과 같은 JK-F
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지금까지 소개한 Gate IC들은 디지털 회로를 다루면서 가장 기본이되는 되는 소자들이다.
무엇보다도 회로를 구성해보고 동작상태를 눈으로 확인할때 가장 기억 및 사고가 좋아진다.
또한 애매한 논리를 만났을때 검증해볼 수 있는 장치가
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동작한다. 즉, 두 개의 입력 중
하나가 “참”이면 출력도 “참”이 되고, 두 개의 입력 모두가 “거짓”이거나 또는 두
개의 입력 모두가 “참”이라면 출력은 “거짓”이 된다. 이러한 회로를 관찰하는 다른
방법으로는 두 개의 입력들이 서
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분석 및 토의
1) 그림에 주어진 negative edge triggering 클록 파형과 JK 입력 상태에 따른 Q 출력 파형을 그려라.
CLK
J
K
Q
2) 다음의 진리치표를 갖는 T-FF 회로는 JK-FF를 사용하여 구성하라.
T
0
1
[여기표]
T
J
K
0
0
0
0
×
0
1
1
×
0
1
0
1
1
×
1
1
0
×
1 1.제목
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회로의 구성이 잘못되지 않도록 해야 한다. 같은 기능의 gate 여서 입력이 2개와 3개의 gate는 각각의 Pin 이 다른 역할을 할 수 있기 때문이다.
실험결과, 예비보고서와 사전 시뮬레이션을 통해 얻은 결과와 비교하여 보았을 때 래치와 플립플롭(
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앞서 실험한 토글과 일치하는 형태였다.
실험 순서 4. 리플 카운터 :
종속 연결된 플립플롭은 그림 16-4처럼 리플 카운터 회로에서 주파수 분할을 수행하는데 사용된다. 그림 16-4는 74LS76 안에 있는 두 개의 플립플롭을 사용한 리플 카운터를 보
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플립플롭이란?
출력이 “0” 또는 “1”의 두개의 안정된 상태를 가지는 쌍 안정 멀티 바이브레이터(M/V)라고도 한다.
두 개의 출력은 반드시 보수관계에 있어야 한다.
순서논리회로의 기본이 되며 정보를 기억할 수 있다.
기억장치, 계수기,
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