|
못했던 부분들이 많아서, 이번 과제에서는 인터넷으로 각 명령어를 학습한 후에 과제를 만들었습니다. 문법이 길어지면서, 에러가 많이 발생하는데, 부호 하나 때문에 문법 전반적으로 걸쳐서 수개의 에러가 발생하는 것을 확인했습니다. CLA
|
|
|
설계를 위한 VHDL 기본과 활용, 그린, 초판, 1998 pp.31-39 1. 제목 : 고속 동작 덧셈기 설계
2. 설계 목적
3. 설계 내용
4. 분석
1) CLA (Carry Look Ahead Adder)
3) CSA (Carry Select Adder)
2) 4bit CLA Block 4개를 연결하여 16bit CLA 구현을 해준다.
5.
|
|
|
그동안 entity와 architecture만 수정하는 방법으로 과제를 만들었는데, 경우에 따라 제일 윗줄 부분도 바꿔야 하는건지, 어떻게 바꾸는지에 대해 좀더 공부해야겠습니다.
|
|
|
Adder of 1 bit 8
5.2 Ripple Carry Adder of 4-bits 9
5.3 Multiplexer 9
5.4 Simulation of CSA (Carry Select Adder) 10
6. An Analysis of CSA using MAX+plus II 11
6.1 Simulation with Wavefirn Editor 11
6.2 Timing Analyzer, Delay Matrix 13
7. VHDL wit
|
|
|
=0, =0, =0 진리표의 첫 번째 줄로부터 =0이고 =0
n = 3 : =1, =1, =0 진리표의 네 번째 줄로부터 =0이고 =1
n = 4 : =1, =1, =1 진리표의 마지막 줄로부터 =1이고 =1
가 출력 캐리가 되고, 따라서 1100 + 1100 = = 11000 1. 4bit Adder 소개
2. 설계 내용
3. 설계 결과
|
|
메뉴펼치기
