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branch handler와 PC calculation unit이 동작할 수 있도록 각각3bit, 2bit의 control code로 바꾸어주는 branch handler/PC calculation unit의 decoder가 구현되었다. ① Address Generator Decoder의 시뮬레이션 결과
② Branch Handler / PC Calculation Unit Decoder의 시뮬레이션 결과
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결과값이 설계조건을 만족함을 확인할 수 있다. ① Address Generator의 시뮬레이션 결과
② PC Calculation Unit의 시뮬레이션 결과
③ Branch Handler의 시뮬레이션 결과
① Address Generator의 설계
② PC Calculation Unit의 설계
③ Branch Handler의 설계
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. (아래는 Karnaugh map의 형태가 아니다)
op
flags
0
1
2
3
4
5
6
7
0
0
0
1
1
1
0
0
1
1
0
1
0
1
0
1
0
1
2
0
0
1
0
0
1
1
1
시뮬레이션 결과는 다음과 같다.
모든 결과가 위의 표를 만족하고 있음을 알 수 있다. ① Address generator
② PC Caculation Unit
③ Branch Handler
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branch to top of loop
Show the contents of the instruction cache for Direct-mapped, four lines assuming each line hold one
ARM instruction.
Problem 11.
Explain a translation lookaside buffer (TLB).
MMU(Memory Management Unit)내에 존재하는 TLB(Translation Lookaside Buffer : 변환 색인 버퍼)는 최근 사
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할 opcode는 opcode[6:5]가 모두 10인 특징이 있음을 알 수 있다.
실험을 대비하여 모듈을 직접 코딩해보았다.
모듈 구현은 address generator decoder와 동일한 방식으로 이루어졌다. ① Address Generator Decoder
② Branch Handler / PC Calculation Unit Decoder
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