|
RS 플리플롭, D 플리플롭, JK 플리플롭, T 플리플롭
2. S-R 래치
(A) NAND래치-기본적인플립플롭: 2개의NAND 또는2개의NOR로구성
1)NAND래치 회로도
2)NAND래치 등가 부호
3)진리표
4)동작파형
(B)NOR 게이트래치-2개의NAND 또는2개의NOR로구성
1)NOR 래치 회로도
|
|
|
플립플롭은 (Q = 0,
bar Q ``
= 1) 상태에 그대로 머물게 된다. (Q = 1,
bar Q ``
= 0) 상태에 있는 플립플롭에 S = 1, R = 1의 입력 신호가 들어온 경우에도 플립플롭은 이전의 상태를 그대로 유지한다.
이상을 요약하면 기본 RS 플립플롭은 표 1과 같은 진
|
|
|
플립플롭의 진리표를 확인하는 실험이 었다는걸 깨달았다. 실험테스트 결과 D입력을 클럭펄스가 아닌 Q 출력을 넣게 될경우에는 파형이 클럭펄스 상승에지상태일때 마다 출력이 변한다는 결론을 알수 있었다.
이번실험을 RS래치의 응용에 관
|
|
|
RS 플립플롭
- 위 그림에서 클럭은 PT의 펄스를 발생시키는 회로에 가해진다. IEEE 기호는 SR 래치와 같은 그림이 된다.
2. D 플립플롭
C
D
0
X
(last state)
0
0
1
1
논리도
진리표
(+)의 에지트리거된 D 플립플롭
- 위 그림에서 짧은 PT의 전압 펄스
|
|
|
않는다. 따라서 f/f의 상태를 변하게 하고 싶을 때는 T에 1을 입력시키면 된다.
여기표는 순차논리회로를 설계하는데 중요한 자료들 이다. ▷플립플럽(Flip-Flops)
1)비동기식 RS 래치
D f/f
4)JK f/f
5)T f/f
6)Master-Slave형 f/f
7)플립플롭의 여기표
|
|
|
래치보다는 플립 플롭이 좀더 안정적인 동작을 보장한다는 의미이기도 하다. 또한, 그 쓰임새를 따져보면 래치는 데이터를 잠시 저장했다 그대로 전달할 때 쓰이고, F/F는 D, T, RS 등등이 있듯이, 데이터 기억, 데이터 토글, 데이터 기록, 삭제
|
|
|
플립플롭의 Tplh 및 Tphl >
< 74LS74 D 플립플롭의 Tplh 및 Tphl >
(3) [그림 1] RS 래치의 이론적인 상태도를 그려라.
4. 결론
이번 설계실습 계획서를 통해 래치는 레벨 트리거(level trigger)에 의해서 동작하기 때문에 1-상태인 동안 입력의 변화를 출
|
|
|
변할 때의 지연 시간 (상승지연시간)
Tphl
high→low로 변할 때의 지연 시간 (하강지연시간)
(3) [그림1] RS 래치의 이론적인 상태도를 그려라.
RS 래치 회로도
RS 래치 상태도
CLK 0일 때에는 S, R에 상관없이 Q+=Q가 된다. 즉, 상태를 유지한다. 없음
|
|
|
RS 래치가 동작되므로 마치 상승(하강)
시점에서만 동작하는 것처럼 보인다.
4. D 플립플롭(D F/F)
- RS 플립플롭 : 입력단자 S와 R이 동시에 1일 경우, Q의 출력 상태가 불안정
- 입력 S와 R이 항상 같은 값이 입력되지 않도록 만든 것이 D 플립플롭
-
|
|
|
D FF의 명칭 D는 '데이터(data)'전송을 의미하며, RS FF의 R입력에 NOT 게이트를 추가함으로써 플립 플롭의 입력이 하나로 줄어들게 되었다. 이런 종류의 플립플롭은 게이트형 D 래치(gated D-latch)라고도 하며, CP입력을 G(gate)라고 표기하기도 하는데,
|
|
메뉴펼치기
