|
bit Adder & Subtractor
실험목표
①Half adder 와 Full-adder를 구성한다.
②Half adder 와 Full-adder를 이용하여 4bit Adder & Subtractor를 코딩한다.
실험결과
4bit adder 코딩과 시뮬레이션
0100+1000=1100 0011+1000=1011
4bit Subtractor 코딩과 시뮬레이션
1000-0101=0011
4bit adder+Su
|
- 페이지 3페이지
- 가격 1,300원
- 등록일 2013.08.07
- 파일종류 한글(hwp)
- 참고문헌 없음
- 최근 2주 판매 이력 없음
|
|
실험내용
1. Multisim software 설치\
2. 1bit Full Adder 회로의 동작을 이용하여 확인.
- 준비된 진리표와 일치하는지 확인
- 결과 화면 캡쳐
3. 4Bit Adder-Subtractor회로 설계 : 참고문헌 참조
- Binary Full Adder 이용
S=0 : Adder 기능
S=1 : Subtractor
|
- 페이지 5페이지
- 가격 1,000원
- 등록일 2010.04.17
- 파일종류 워드(doc)
- 참고문헌 있음
- 최근 2주 판매 이력 없음
|
|
er에서 발생된 캐리들(가장 마지막 것은 제외)이 wire를 통해
다음 Full Adder로 넘어가는 것을 출력 값으로 보여주기 위함이다.
line 6 : 다음 페이지의 그림을 살펴보면 adder와 subtractor의 차이점이 무엇인지 쉽게 알 수
있는데, subtractor는 adder와 달
|
- 페이지 3페이지
- 가격 1,300원
- 등록일 2014.04.11
- 파일종류 한글(hwp)
- 참고문헌 없음
- 최근 2주 판매 이력 없음
|
|
subtractor의 회로의 특성상 S가 0 일 때는 가산기의 역할을 하고 반대로 S가 1일 때는 감산기의 역할을 하게 된다. 이 회로에서 S가 0일 때 즉, 가산기일 때를 살펴보면 A1과 B1은 십의자리, A0와 B0은 일의자리라 할 수 있는데 결국에는 (A1)(A0) + (B1)(B0
|
- 페이지 29페이지
- 가격 3,000원
- 등록일 2008.11.27
- 파일종류 한글(hwp)
- 참고문헌 있음
- 최근 2주 판매 이력 없음
|
|
RCA, CLA, Subtractor(Compararot이용), 베릴로그, 소스파일있음.
RCA의 내부에 half adder와 full adder의 조합으로 이뤄지는 순차적인 동작을
실험을 통하여 다시 한번 알 수 있었다. Subtractror의 구조를 비교기를 퉁하여
큰 수에서 작은 수를 뺄 때, RCA에
|
- 페이지 5페이지
- 가격 1,000원
- 등록일 2009.07.06
- 파일종류 압축파일
- 참고문헌 있음
- 최근 2주 판매 이력 없음
|