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HDL coding Level, RTL Level, Layout Level의 과정을 거쳐 하나의 SOC를 제작하는 것이 주 내용이 될 것이다. sep.1weeks C를 통한 알고리즘 구현
spp.4weeks Verilog HDL을통한 RTL LEVEL 구현
oct.1weeks Design Compiler를 통한 Gate LEVEL 구현 및 SOC chip design
nov.3weeks Ba
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디지털 디자인 - 4비트 parity generator, 5비트 parity checker
1.even parity 4bit generator
입력 4비트 뒤에 parity bit를 붙여 1의 개수를 even으로 만든다.
(1) 진리표
(2)Boolean funtion
P=wxyz
(3)karno map
(4)schematic diagram
(5)verilog HDL code
(6)compile log analysis
(7)simulate and anal
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HDL simulation 파형 (동일하게 나왔음.)>
입력 00010001(real 1, image 0)
<NC-verilog simulation 파형 (동일하게 나왔음.)>
입력 00010001(real 1, image 0)
<임펄스 입력>
<Rectangular 파형 출력>
합성 결과
<전체 블록도>
앞의 16 R2SDF 모듈 중심으로
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E. 스트링은 겹따음표(\")로 둘러싸며 한 라인을 넘을 수 없다.
-> 줄바꿈 \\n, \\t, \\n,\\\\,\\, %% 등을 사용할 수 있다.
F. 시스템 기능 연산자를 사용할 수 있다.
ex) $ 시스템 기능, $stop
G. 시간 지연 연산자를 사용할 수 있다.
ex) # 값
H. 컴파일러
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로그램이 최적화된 설계인지는 잘 모르겠지만 앞서 언급했던 cnt overflow 현상만 보정해주면 정확한 설계라고 보여진다. - Specification of STLC
- I/O signal description
- Block diagram of system
- State diagram
- Verilog HDL source code
- Test plan & Result
- Simulation
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코드의 한 종류인 해밍코드를 Verilog-HDL을 이용하여 설계해보고 성능을 분석해 보았다. Hamming code를 설계하기까지 많은 시행착오가 있었다. 알고리듬의 이해, Simulink 툴 사용의 미숙으로 인한 시행착오 등 이런 문제들을 해결하기 위해 인터넷
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심분야 [200자]
정보과학을 전공하며 임베디드 소프트웨어 전반에 걸친 지식을 쌓을 수 있었습니다. 무선통신센서네트워크를 통한 센서 및 모터 제어기술, Verilog HDL을 이용한 반도체 설계에 관심을 두고 공부하며 SW개발자로서의 역량을 기를
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. FA팀에서 현장교육을 받으면서 MPEG 표준을 이용한 동화상 처리 기술과 이미지 센서의 기본적인 특성과 설계 방법에 대해 배울 수 있었습니다. 또한 JPEG 알고리즘을 Verilog HDL로 구현함으로써 하드웨어적인 감각도 키울 수 있었습니다.
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code로 작성하였습니다. Decoder를 통과한 instruction과 counter로 제어되는 사이클 "T1~T6"내에서 동작하도록 설계하였습니다. 동작여부를 확인하기 위해 C언어로 작성한 성적합산 프로그램을 어셈블리어로 변경하고, 다시 기계어로 번역하였습니다.
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HDL을 조원은 F/W를 수정했습니다. 설계 SPEC은 사칙연산이었지만 나누기를 완성한 조도 없었습니다. 그렇기에 사칙 연산은 물론 제곱, 루트, 로그까지 완성한 저희 조는 독보적일 수 있었습니다.
● 장래계획
[Stay hungry, Stay foolish]
항상 배고프고
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로그 작성과 상황 공유를 철저히 실천하는 조원으로서 팀에 기여하고 싶습니다.
중기적으로는 반복적으로 발생하는 조업 병목 시간대를 기록하고, 지연 발생 요인을 분석하여 사전 장비 재배치, 우선순위 설정 기준 개선, 조업 동선 간소화
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