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회로(검출기)의 설계
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주 별 설계진행
일정 설계 1주차: 설계과제 이해 및 과제 제안서 작성
설계 2주차: 순차회로의 이론 및 특징 조사
설계3주차: 설계 과
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논리회로임을 확인할 수 있었고, 소스 코드를 작성 과정(동작적 모델링)을 통해 Decoder의 동작 과정을 쉽게 이해할 수 있었다. 그리고 입력에 clock을 같이 추가해줌으로써 y값이 어떻게 출력되는 지도 알아보았다. 이번 실습은 ASIC이란 분야에
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회로도
-555 Timer 의 Astable 모드를 통해서 74LS73에 클락을 넣어74LS73에 들어오는 Limit 스위치의 입력이 유지되도록 한다.
-포토센서를 통한 입력을 통해 H-Bridge 구조로 연결된 모터를정방향 역방향 제어할 수 있는 모습의 회로이다.
동작 안한 기본
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cf) OR게이트 : ①NPN 대신 PNP를 연결 ②스위치를 병렬연결
- 컴퓨터 프로그래밍에 응용(&연산자 사용)
3)기호
‘A and B\' = ‘A ∧ B\'(수리 논리학) = ‘A·B\'(불대수)= AB(집합론)
4)연산 법칙
- 항등원 : A·1=A=1·A, A+0=A=0+A
- 교환법칙 : A·B=B·A, A+B=B+A, AB
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회로의 구성이 복잡하기 때문에 회로를 잘 보며 구성해야한다. RAM 실험은 정보를 기억하고 읽는 실험이기 때문에 회로를 구성할 때 잘못 연결되거나 서로 전선이 부딪혀도 값이 잘못 나올 수 있기에 미리 IC칩과 스위치 간의 거리를 일정량 두
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에서 Gate 의 입력을 하나씩 제거하면서 변화를 살펴본 결과 0을 Counting 하는 A'B' 에서는 A 와 B 입력이 모두 필요했고 1을 Counting 하는 AB' 에서는 B를 제거하여도 결과에 지장을 주지 않았다. 2를 Counting 하는 A'B 회로에서는 A를 제거하여도 결과에
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플카운터는 0에서 9까지의 숫자를 카운팅한 뒤 다시 0으로 돌아가는 회로이다. 이 회로에서는 Clear 단자를 이용해서 회로가 9까지 카운팅되고 10이 카운팅 될 때 Clear 시켜 다시 0부터 카운팅 되게 설계하였다. 다음은 10진 동기식 Up 카운터를 만
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(A = 4) then
seg_out := "1001100";
elsif (A = 5) then
seg_out := "0100100";
elsif (A = 6) then
seg_out := "0100000";
elsif (A = 7) then
seg_out := "0001101";
elsif (A = 8) then
seg_out := "0000000";
else
seg_out := "0000100";
end if;
return seg_out;
end sec_dec;
signal T_min_one: integer range 0
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의 frequency를 얻을 수 있다.
회로를 디자인 할 때, logic works 4.0이라는 프로그램을 사용하였다. Step 1:State Diagram
Step 2:Next-State Table
Step 3:Flip-Flop Transition Table
Step 4:Karnaugh Maps
Step 5:Logic Expressions for Flip-Flop Inputs
Step 6:Counter Implementation
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1. 설계 목표
VHDL으로 프로그램 작성 후 이를 알테라DE2 보드로 실현시킨다. 7-세그먼트를 통해 기본적인 시계기능을 100분의 1초를 만들어서 구현한다. 또한 시간을 분을 나타내는 기능 위에 스위치를 누르면 100분의 1초를 구현한다.
2. 설
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