|
회로에 주로 사용한다.
- 내부구조
- 진리표
CK
D
Qn+1
비고
0
X
Qn
불변
1
0
Qn
불변
1
1
n
반전
- 타이밍도 1. 그림 8의 4-bit even-parity generator/checker 실험회로를 결선하시오. D0, 1, 2, 3 입력에 1=H(5V) 와 0=L(0V)의 조합을 인가하고 Switch SW의 ON/OFF 상태에
|
|
|
실험 1-②] 그림 10.5의 로드가 있는 레지스터 회로를 VHDL로 설계하고 회로를
구성하여 출력을 확인하여 보시오. 클록의 주기를 60ns로 하시오.
우선 VHDL로 설계하면 다음과 같다.
7474 소자를 사용하여 회로를 구성하고 시뮬레이션 해보면 다음과
|
|
|
, Mod-9 카운터, 존슨 카운터 이 3가지의 실험을 진행하면서 각각의 작동방식을 이해할 수 있었다. 이번에 다루는 모든 카운터들은 각 출력이 클록에 의해서 동기화가 된다는 사실을 실험을 통해 알 수 있었다. 회로를 구성하는 과정도 비동기
|
|
|
디지털 멀티미터의 경우는 극성이 바뀌면 액정표시부분에 바뀐 극성으로 표시가 되지만 일반 멀티미터의 경우 극성이 바뀌면 가동 코일이 반대방향으로 움직여 바늘이 휘어지거나 표시부가 파손 될 수 있기 때문이다.
2. 저항기 읽는 방법&nbs
|
|
|
논리회로와 혼용이 어렵다.
2) 유니폴라형(MOS형) IC(저속, 고임피던스, 저전력, 고집적)
㉠PMOS(P channel MOS) - 고집적이다.
㉡NMOS(N channel MOS) - 고속이다.
㉢CMOS(Complementary MOS) - 저전력, 잡음여유 크다.
3. 기능에 따른 분류
①디지털 IC
②로직 IC(논리
|
|
|
0
1
1
1
1
0
0
0
1
1
1
0
0
1
0
0
1
0
1
0
1
1
1
0
1
1
1
0
1
1
0
1
0
1
위의 진리표를 POS 형태로 간략화한 후 OR-AND 회로망을 얻고, 이를 NOR-NOR 회로망으로 변환한 뒤 실혀하여라. 또한, NOR-NOR 회로망이 NAND-NAND회로망과 같은 출력을 얻을 수 있음을 보이고, 사용된
|
|
|
을 익힌다.
사용부품 및 사양:
디지털 실험장치
직류전원 공급장치
회로실험기
오실로스코프
싱글펄스 발생기
TTL 7404(Hex inverter) TTL 7408(quad 2-inout AND Gate)
TTL 7410(3-input NAND) TTL 7421(4-inout AND)
TTL 7425(4-input NOR) TTL 7432(quad 2-inout OR Gate)
TTL 7477(BCE to7-Se
|
|
|
실험결과* 표 3.11
입력
출력
G
DIR
A
B
B
A
0
0
0
0
1
1
0
1
0
0
1
1
실험 4. 가산기 예비 레포트
[목적]
1. 반가산기와 전가산기의 원리를 이해한다.
2. 가산기를 통하여 논리회로의 구성능력을 키운다.
3. 가산기를 이용한 가산 연산장치를 이해할 수 있도
|
|
|
();
void ComStart();
CSCom();
virtual ~CSCom();
DCB dcb;
OVERLAPPED osRead;
OVERLAPPED osWrite;
COMMTIMEOUTS CommTimeOuts;
HANDLE idCom;
};
#endif // !defined(AFX_SCOM_H__5A71548F_CE4C_11D4_A6B3_00E09833FB7C__INCLUDED_)
// SCom.cpp: implementation of the CSCom class.
//
/////////////////////////////
|
|
|
디지털 논리회로, 컴퓨터구조론 등을 바탕으로한 디지털 시스템에 대한 이론을 실제 시스템에 적용 해봄으로써, 자세한 부분까지는 아니지만 현실에서 존재하는 여러 임베디드 시스템의 개략적인 동작방식을 유추해 볼수 있었다.
4 Robot Assem
|
|
메뉴펼치기
