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b=4\'b0000;
end
endmodule
#HW3
Complete the 4to1 mux and simulate it using testbench. Report must include your own explanation.
→ Input : 4bit [3:0]D, 2bit [1:0]S Output: 1bit Y
module MUX4to1(
input [3:0]d,
input [1:0]s,
output y
);
assign
y = d[0]&(~s[1]&~s[0])|
d[1]&(~s[1]& s[0])|
d[2]&( s[1]&~
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00
0
0
1
1
0
0
0
0
1
0
1
0ns(Default) : HG, LR, PR
Circuit 시작 시
Highway = Green.Local Road= Red.Pedestrian = Red
40ns ~ 900ns : HG, LR, PR
40ns에 reset, reset은 100ns까지 유지됨.
traffic light은 계속 초기 상태를 유지하며 100ns까지 count는 초기화된다. 100ns에서 reset이 off 된 후 co
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:0] min_a;
reg [5:0] min_b;
reg [4:0] min_a;
initial
begin
min_a = 0;
min_b = 0;
end
always @(posedge c1k_c or posedge reset)
begin
if(reset)
begin
min_b<=4'd0;
min_a<=3'd0;
end
else if (c1k_c)
begin
if(comma_a==4'd9 & sec_b==4'd9 & sec_a==3'd5)
begin
if(min_b==4'd9)
begin
min_b<=4'd0;
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일때와 B가 1일때의 를 측정하자.
B=0일때
B=1
⑥ logic equation11을 만족하는 회로를 구성한 후 B가 0 또는 1일때의 입력과 출력의 전압을 측정하자.
B=0일때
B=1일때
8. 논리회로 간소화
실험목적
BCD - 부당한 코드 탐지기의 진리표를 나타낸다.
논
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R-S latch 구성 및 출력
실험 사진 첨부
예비회로 조사를 통한 출력과 비교
Latch 대한 개념 이해
실험 분석
R-S F/F의 회로 구성
J-K f/f 을 구성
J-K F/F 대한 개념 이해
실험 분석
토글 값이 제대로 나오지 않는 이유에 대한 분
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실험 2. A/D converter
《 A/D CONVERTER 회로 구성 》
《 A/D CONVERTER 회로 구성 》
회로구성 실험1의 회로 출력에 위의 비교기를 부가한다 (uAl458C OP amp에는 2개의 OP amp가 있으므로 1개의 op amp로 회로를 구성할 수 있다).
1) 1KHz pulse를 single pulse로 바꾸고 (
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가 된다.
책 부울대수 정리11과 같다.
실험 1의 그림(c)는 회로상으로 병렬 상태이고 NOT가 두 번이므로 OR 게이트가 되는 것이다.
실험 1의 그림(d)는 그림(c)에서 NAND를 한번 더 연결 한것이므로 그림(c)가 OR게이트 였으므로 NOR 게이트가 되는 것이
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논리식을 구하면 다음과 같다.
S = A · B + A · B = A + B
C = A · B
입력
출력
A
B
S
C
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
2.전가산기
A, B en 입력 외에 앞단으로부터 1개의 자리올림수도 동시에 가산을 행할 수 있는 회로를 전가산기회로라 한다. 만약 A=011과 B=101을
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부족하다보니 이론공부를 많이 해야 겠습니다. 제목
목적
관련 학습
실험 실습의 구체적 절차
1. 반가산기
2. 전가산기
3. 2비트 병렬 가산기
4. 4비트 병렬 가산기
결 과(웨이브 폼)
문제점 및 해결 방안
결론 및 고찰
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