|
플립플롭(플립플롭회로)의 개념
Ⅲ. 기본적인 플립플롭(플립플롭회로)
Ⅳ. PR/CLR RS플립플롭(플립플롭회로)
Ⅴ. JK 플립플롭(플립플롭회로)
Ⅵ. 에지트리거 플립플롭(플립플롭회로)
Ⅶ. T 플립플롭(플립플롭회로)
Ⅷ. D 플립플롭(플
|
|
|
에지 플립플롭
● Gated RS 래치와 상승(혹은 하강) 에지 RS 플립플롭의 차이
- RS 래치에 펄스 변이 검출기(pulse transition detector)를 하나 더 갖고 있는 것이 RS
플립플롭, 즉 트리거형 플립플롭
- 검출기의 목적은 인가되는 클럭 펄스의 상승(하강)
|
|
|
JK F/F 로D F/F 구현
3) 기호
4) 진리표
5)동작표
6. 비동기 회로
-동기형입력:입력데이터가클럭펄스에동기되어동작
-플립플롭에는클럭펄스와는관계없이플립플롭을세트하거나클리어할수있는비동기적인입력이 제공되는데이를비동기프리셋(PR, pre
|
|
|
만들 수 있고, SRAM이나 하드웨어 레지스터 등을 구성하는데 사용된다. 또한 비동기식 RS 플립플롭 비동기 2진 카운터, 비동기식 10진 카운터, 동기식 2진 카운터, 직병렬 계수기 등등 여러 가지로 응용하여 사용할 수 있다. 없음
|
|
|
플립플롭이 동시에 상태를 변하게 된다.
(a) 래치는 여기 입력에 즉시 응답
(b) 플립플롭은 클럭 신호에만 응답
(a) 상승에지 트리거
D 플립플롭
(b) 하강에지 트리거
D 플립플롭
(c) D 래치
[그림 3.5] D-플립플롭
플립플롭과 래치의 기본적인 회로
|
|
|
JK플립플롭의 회로도, 표시기호 및 진리표가 그림7에 주어져있다. 회로도로부터 JK 플립플롭이 A와 B의 마스터와 슬레이브로 구성되어 있음을 알 수 있다.
D 및 JK 플립플롭에도 RS 플립플롭과 마찬가지로 PR과 CLR스위치를 삽입시킬수 있으며 이
|
|
|
에지 트리거형: 클럭 신호가 1에서 0으로 하강하는 시점에서 래치가 동작하는 회로를 말한다.
래치 장, 단점: 래치는 속도는 빠르고, 래치는 무효상태가 있으나, 플립플롭은 JK플립플롭 등에서 무효상태를 없애고 반전 출력이란 결과를 얻는다.
|
|
|
플립플롭에 S = 1, R = 1의 입력 신호가 들어온 경우에도 플립플롭은 이전의 상태를 그대로 유지한다.
이상을 요약하면 기본 RS 플립플롭은 표 1과 같은 진리표를 갖게 된다.
표 1. 기본적인 RS 플립플롭의 진리표
R
S
Q (Q1)
0
0
사용하지 않음
0
1
0
1
0
|
|
|
JK 플립플롭 실험이었다. ‘J에 펄스를 가하면 Q=1, K에 펄스를 가하면 Q=0, J,K로부터 동시에 펄스를 가하면 Q는 보수출력(토글), J,K에 모두 펄스를 가하지 않으면 Q는 변화 없음’이라는 JK플립플롭 이론을 확실하게 구현할 수 있었다. 이 실험에
|
|
|
JK FF기호
진리표
파형
클럭이 부착된 J-K 플립플롭
- 74LS70은 JK Edge Triggered FF 이다.
4. T 플립플롭
Q
T
Q(t+1)
0
0
0
0
1
1
1
0
1
1
1
0
기 호
특성도
특성 방정식
T FF
5. 플립플롭의 여기표 ( Exciton Table )
S
R
0
0
0
1
0
1
0
1
1
1
?
S
R
0
0
0
X
0
1
1
0
1
0
0
1
1
1
X
0
RS
J
|
|
메뉴펼치기
