|
RS래치에 추가하여 그림 5-4의 Edge-triggered RS 플립플롭을 구성하여라.
: 래치와 Edge-triggered 플립플롭의 가장 큰 차이점을 발견할 수 있다.
4. S와 R값에 적당한 입력을 주고 실험한 결과를 실험결과의 두 번째 타이밍 선도에 나타내어라.
: 실제로
|
|
|
플립플롭을 개량하여 JK 플립플롭으로 작성하여라.
그림 10. JK Flip-Flop
그림 11. 시뮬레이션 결과
NAND Gate로 구성된 SR 플립플롭에 AND Gate 두 개를 추가하여 JK Flip-Flop을 구성하였다. 여기서 입력 J는 S에, K는 R에 각각 대응된다.
이전 NAND Gate 로 구
|
|
|
플립플롭의 진리표이며 그 특성방정식은 다음과 같다.
표 8-3 D 플립플롭의 진리표
D Q
Q'
0 Q
0
1 Q
1
JK 플립플롭도 마찬가지로 edge-triggered JK 플립플롭을 구성할 수 있으며, 이 외에도 T 플립플롭이 있다. T 플립플롭의 진리표가 표 8-4에 있으며, 그
|
|
|
Q는 0이 나오게 된다. JK 플립플롭이 기능을 수행하기 위해서는 PRESET=CLEAR=1이 되어야 한다.
따라서 PRESET의 역할은 Q를 1로 초기화하고 CLEAR의 역할은 Q를 0으로 초기화 할 때 사용한다. 1. 실험 결과 및 분석
2. 비고 및 고찰
3. 설계 및 고찰
|
|
|
플롭
래 치 : 비동기식 플립플롭
플립플롭이란?
1. 플립플롭의 기억용량
2. 플립플롭의 개요와 동작
3. 타이밍관련 매개변수
준비시간과 유지시간
전달지연시간
최대 클럭주파수
4. 종류
SR 플립플롭 vs. D 플립플롭
JK 플립플롭 vs. T
|
|
|
2
D 플립플롭을 사용하여 10진수 카운트 설계 파형도(2page)
D 플립플롭을 사용하여 만든 16진수 카운트 파형도
파형도 2-1
D 플립플롭을 사용하여 만든 10진수 카운트 파형도
파형도 2-2
D 플립플롭을 사용하여 10진수 카운트 설계 결론
결과
- page 6-
|
|
|
플롭 출력을 조합은 그 시점까지 입력된 clock 펄스의 개수를 나타내는 2진수가 된다. 한편 이러한 회로는 주어진 clock 입력의 주파수를 절반씩으로 줄여나가는 분주회로(frequency divider)로 사용 할 수도 있다.
<그림5>
Shift register
플립플롭 하
|
|
|
결정하는 회로를 Flip Flop 이라 한다. 1.논리게이트
(1)논리게이트 개요
(2)논리게이트 종류
2.쿨럭 파형의 정의
3.flip flop(플립플롭)의 정의
- 종류 및 설명
- JK7476 플립플롭 과 7400 플립플롭
4.실험내용
5.고찰
6.참고문헌
|
|
|
T 입력 신호를 가하여 매 클럭 펄스가 들어 올 때마다 출력 Q가 반전하도록 만든 회로
(a) 회로도
(b) 특성표
CP
T
Q
↓
0
불변
↓
1
Q이미지. Chapter 1. 관련 이론(Theoretical Background)
래치(latch)와 플립플롭(flip-flop)
|
|
|
RS 플립플롭의 회로 구성과 동작을 실험한다.
2. 관련이론
부울 대수
- 부울 대수(Boolean Algebra)는 영국의 수학자 조지 부울이 19세기 중반에 고안한 논리 수학이다. 부울 대수는 AND, OR, NOT 논리를 이용하여 논리식을 표현한다. 논리식의 각 변수
|
|
메뉴펼치기
