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회로이다. 일명 플립플롭(flip-flop) 회로라 부르기도 한다. 이 회로는 트랜지스터가 어느 하나는 통전 상태, 다른 하나는 차단 상태로 되도록 한다. 입력 I1에서 펄스가 입력되면 TR1은 통전 상태가 되며, TR2는 차단상태가 되어 출력 Q는 1이 된다.
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JK Flip-Flop(정적 작동)
① 7476 master-slave Trggered 2쌍 JK Flip-Flop을 Logic 브래드보드에 연결한다.
② 아래에 보인 바와 같이 회로를 구성한다.
PR
To sw2 J Q To L1
To sw1 CLK
To sw3 K CLR Q
※ 주의 : CLK에서 작은 cirle은 Negative(하향) clock천이시에 입력단 데이터
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Pr., 2004),p.214.
▷Ronald J. Tocci, Neal S. Widmer, and gregory L. Moss (Digital Systems Pr., 2004),pp.233-237.
▷http://blog.naver.com/dbskffl?Redirect=Log&logNo=140010178858
▷http://princess.kongju.ac.kr/DigitalMain/dvlec/textbook/chap07/digital07_4.htm
▷http://kin.naver.com/detail/detail.php?d1id=
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게이트(Logic Gate)
3. 조합논리회로
1) 특징
2) 반가산기(Half-Adder,HA)
3) 전가산기(Full-Adder,FA)
4) 디코더(Decoder)
5) 멀티플렉서(Multiplexer,MUX)
6) 디멀티플렉서(Demultiplexer)
4. 순서 논리회로
1) 플리플롭(Flip-Flop)
2) RS 플리플롭
3) JK 플리플롭
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RS 플리플롭, D 플리플롭, JK 플리플롭, T 플리플롭
2) RS 플리플롭 S(Set), R(Reset), C(Clock)의 입력과 Q,Q'의 출력을 가짐 클록 C에 신호가 들어오지 않으면 S나 R의 입력의 값에 관계없이 출력은 변화가 없음 Q(t)는 현재 상태의 출력값을 Q(t+1)은 클록
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RS flip-flop회로에서는 보수의 출력을 유발 하는 것을 금지한다.
EXERCISE 5-2 D-Type Flip-Flop
EXERCISE OBJECTIVE
D-type flip-flop의 특징을 밝힌다.
DISCUSSION
.대표적인 D-type flip-flop기호는 다음과 같다. 하나의 데이터 입력(D)과 clock 입 력(CLK) 이다.
.PR 입력은 fli
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플립플롭
래 치 : 비동기식 플립플롭
플립플롭이란?
1. 플립플롭의 기억용량
2. 플립플롭의 개요와 동작
3. 타이밍관련 매개변수
준비시간과 유지시간
전달지연시간
최대 클럭주파수
4. 종류
SR 플립플롭 vs. D 플립플롭
JK 플립플롭
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RS래치에 추가하여 그림 5-4의 Edge-triggered RS 플립플롭을 구성하여라.
: 래치와 Edge-triggered 플립플롭의 가장 큰 차이점을 발견할 수 있다.
4. S와 R값에 적당한 입력을 주고 실험한 결과를 실험결과의 두 번째 타이밍 선도에 나타내어라.
: 실제로
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플립플롭을 사용한 회로.
D플립플롭을 사용한 파형.
D플립플롭 상태도.
D플립플롭을 사용한 상태방정식
현재상태
차기상태
x = 0
x =1
A
B
A
B
A
B
0
0
1
0
0
0
0
1
0
1
0
0
1
0
1
0
1
1
1
1
0
1
1
1
상태표(D 플립플롭을 이용하는 경우)
상태 여기표(D 플립플롭을
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래치는 클럭 펄스의 폭이
넓으면 그 동안에 입력의 변화가 출력에 나타난다.
<타이밍 차트>
4) J-K플립플롭
□ 동기식 S-R 래치에서 금지되어 있는 S = R = 1 입력도 안정된 상태로 변천할 수
있도록 만든 회로 이다.
□ 입력 단자인 J,K에 동
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