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op****를 선택하게 되고, 이 값이 모듈의 output인 5bit alu_op가 된다.
이로써 8bit의 instruction opcode를 받아, ALU가 동작할 수 있도록 5bit의 control code로 바꾸어주는 Instruction Decoder가 구현되었다. ① Decoder의 시뮬레이션 결과
① Decoder의 구현
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각 경우를 16to1MUX를 이용하여 연결하고, 이를 다시 상위 4bit인 opcode[7:4]의 각 경우로 나누어 16to1MUX를 이용하여 연결하면 최종 output이 출력된다.
실험을 대비하여 모듈을 코딩해보았다. ① Instruction Decoder 정의
② Instruction Decoder 설계
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decoder에서 고려되어야 할 opcode는 opcode[6:5]가 모두 10인 특징이 있음을 알 수 있다.
이 모듈은 앞에서 구현한 address generator의 모듈과 비교하였을 때, output이 두 개이므로 각 과정을 두 번 거치도록 구현하였을 뿐, 구현 방법 자체는 아무런 차이
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decoder)로 이루어져 있다.
<CPU 사진>
<중략>
3. 메모리 모듈
기록과 해독의 두 회로가 있어서 정보의 기록, 해독이 가능하고 컴퓨터나 주변 단말기기의 기억장치에 널리 쓰이고 있다. 장점으로는 염가, 소형, 낮은 소비 전력, 고속
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p값에 따른 output branch값의 Karnaugh map은 위에 나타내었다.
이제 이 Karnaugh map을 Boolean algebra formulation로 나타내면 다음과 같다.
flags = 00(0)의 경우 : op[1] op[2]' + op[0] op[1] + op[0]' op[1]' op[2]
flags = 01(1)의 경우 : op[0]
flags = 10(2)의 경우 : op[0]' op[1] + op[0] o
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alu_result (32)
em_data_out (32)
dmem controller의 wdata 신호
em_data2 (32)
em_sig_init (1)
em_sig_stop (1)
em_brch (1)
em_pc (32)
em_pc_brch (32)
dmem_write (1)
dmem controller의 write 신호
dmem_read (1)
dmem controller의 read 신호
dmem_rdata (32)
memory로부터 읽어온 dat
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때의 차이를 구별하면서 기능표를 확인할 수 있었다. 1. 목적
2. 이론
가. 반가산기(Half Adder)
나. 전가산기(Full Adder)
다. 산술논리 연산장치(Arithmetic and Logic Unit, ALU)
라. 7-세그먼트 디코더 (7-Segment Decoder)
3. 예비보고
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가이드”, 한빛미디어 2002.
[network processors] "will soon reside in every piece of networking or communications equipment", Process Lab., Dept. of Electrical and Electronic Eng. Yonsei University, 2001. 6. 1. 주제성격
2. 연구제목
3. 연구동기
4. 연구내용
5. 참고문헌
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프로세서의 도래
② 일반적인 Network Processor의 구조
③ 상용 Network Processor의 소개 - Intel IXP1200
④ Verilog HDL
2) 지금까지 연구한 내용
① 802.11 MAC에서 처리되어지는 Frame들의 Format
② Frame Generation하는 과정을 C/C++로 모델링
2. 연구진행계획
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ALU
(2) 동기
(3) 목적
(4) 연구 접근 방법
4-1) 1-bit Adder
4-2) 1-bit ALU
4-3) Subtraction 추가
4-4) 최종 ALU
2장 - 관련연구
3장 - Design
(1) 설계 단계
(2) 단계별 구현
2-1) Adder, AND, OR
2-2) Adder, And, OR, Subtraction, Less
2-3) MSB
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