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VHDL내에서의 문법의 정확한 이해가 부족하여 문법에 관한 문제가 발생하였습니다. if문내에서 else내에서 state의 상태를 지시했을 때 if의 조건이 아닐시 else 의 상태로 가는 것을 고려하지 못해 발생한 문제가 있었으며 해결하였습니다. 덧붙여
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개요
이번 디지털시스템설계 수업을 들으며 익힌 내용을 토대로 자주 볼 수 있는 Vending Machine을 Altera Quartus II 를 이용하여 VHDL 언어로 코딩하고 Board로 구현함으로 VHDL설계에 대한 이해도를 높인다.
구성요소
ARTERA Quartus II 8.0
EPF10K10QC208-4
입
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coffee 자판기 FSM을 통하여 목적성을 가진 프로그램의
모델링을 해보았으며 VHDL을 이용한 machine들이 어떻게 구동하는지
어떤 원리로 작동하는지 알게되었다. 1. 예비조사 및 실험 내용의 이해
2. 실험내용 및 결과
3. 결과 검토 및 의견
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machine을 3개의 process로 표현한 VHDL 문장은 다음과 같으며 이를 수행하고 그 결과를 분석하라.
Source Code
library ieee;
use ieee.std_logic_1164.all;
entity moore_3p is
port( clk, x, reset: in std_logic;
y: out std_logic_vector(2 downto 0) );
end moore_3p;
architecture sample of moore_3p is
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의 Carry값이 1일 때만 동작하게 한다. 즉 오른쪽(뒷쪽) 4비트 카운터의 상태가 “1111”일 때 T가 1이 들어오면 Carry가 발생 해 다음 카운터는 Carry값 1을 T값으로 받으면서 왼쪽 4비트 카운터가 동작하도록 한다. 1. 8Bit Counter
2. State Machine
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machine)이란?
5. C 언어에서의 function parameter를 하드웨어로 구현하려면 어떻게 해야 할까?
[인성, 교양 분야]
1. VHDL에 대해서 들어 보았는가?
2. C 언어와 VHDL을 비교하라
3. CMOS inverter를 그려라
4. CMOS inverter의 noise margin에 대하여 이야기 하라.
◀ CAS
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library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity vending is
port( clk, reset : in std_logic;
coin_10, coin_50, coin_100, coin_500 : in std_logic;
button_coffee, button_tea, button_orange, button_cok
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VHDL code 또한 더 간단하게 설계할 수 있었다. 하지만 복잡한 방법으로 설계하면 moore, mealy type의 이해도를 더 높이고 그 방법에 더 익숙해 도움이 될 것 같아 부득이 위의 방식으로 하였다.
State diagram과 table을 파악해 가며 그림을 그리는 것은
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Machine이다. Ⅰ. Introduction
Ⅱ. 4-1 SSL Analysis
A. State Equations & State Table
B. State Diagram
C. Timing Sequence
D. Timing Diagram
E. BDF Capture
F. RTL Viewer
G. Simulation Capture
H. Discussion
Ⅲ. 4-2 SSL Design
A. State Diagram
B. State Equations & State Table
C. Timing
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machine을 이해하고 설계하였고 IBUF의 필요성을 이해하고 코드 내에서 사용할 수 있었다.
Evaluation
유한 문자열 인식기를 설계하는 실험이었다. 언뜻 보면 어렵고 복잡하다 느낄 수 있지만 상태도를 정확히 그려낼 수 있다면 지난번 실험과 크게
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