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f door_lock_mod_tb is
component door_lock
port ( clk : in std_logic;
rst : in std_logic;
ps_start : in std_logic;
ps_end : in std_logic;
ps_mod : in std_logic;
ps_num : in std_logic_vector (3 downto 0);
door_open : out std_logic;
alarm : out std_logic );
end component;
signal clk : std_logic;
signa
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f door_lock_mod_tb is
component door_lock
port ( clk : in std_logic;
rst : in std_logic;
ps_start : in std_logic;
ps_end : in std_logic;
ps_mod : in std_logic;
ps_num : in std_logic_vector (3 downto 0);
door_open : out std_logic;
alarm : out std_logic );
end component;
signal clk : std_logic;
signa
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quency가 유리수가 아닐 때 샘플을 취한다.
여기서 주기는 4π로 한다. 그렇기 때문에 여기서 π는 유리수가 아니기 때문에 round를 이용하여 근사한 정수 값으로 대체하여 표현한다.
결론 및 분석
이번 실험은 아날로그 신호를 어떻게 샘플링 하는
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izer;
architecture behave of string_recognizer is
-- Xilinx에서 입력을 클럭 신호와 같은 방식으로 사용하기 위해 IBUF component 사용
component IBUF
port(O : out std_ulogic;
I : in std_ulogic);
end component;
--내부 신호 및 상태 스트링 선언
type st_str is (s0, s1, s2, s3, s4, s5);
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1. 개요
2. 디자인
3. 결론
4. 느낀점
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6. 논의 사항
1) Booth 알고리듬과 일반 shift and add 알고리듬의 차이점을 논하시오.
일반 shift and add algorithm은 곱셈을 수행하는데 있어서 시프트-더하기 곱셈 알고리즘이 항상 제대로 동작하지 않는다. 특히 하나 또는 두 개의 오퍼랜드가 음수
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플립-플롭(Flip-Flop) vs. 래치(Latch)
플립플롭과 래치는 두개의 안정된 상태 중 하나를 가지는 1비트 기억소자
플립-플롭
클럭신호가 Rising 할 때만 출력값이 변함.
Edge-triggered 방식으로 동작
래치
Enable 제어신호가 ‘1’인 동안에 SR입력이 변
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_read <= ~DUT_sel_read;
end
end
sram_mosaic Sram_write(
.addr(addr_write),
.clk(clk),
.din(D_out),
.dout(),
.we(we_write)
);
sram_mosaic Sram_read(
.addr(addr_read),
.clk(clk),
.din(),
.dout(D_in),
.we(we_read)
);
endmodule
Test Bench
module TB_SramReadTest();
parameter
addr_width = 18, /
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회로의 설계와 해석을 용이한 부울대수를 사용하면, 변수 사이의 진리표 관계를 대수형식으로 표시와 논리도의 입출력 관계를 대수형식으로 표시하기가 쉬우며, 동일 기능을 가진 더 간단한 회로(논리식의 간소화)를 설계가 편리하다는 것을
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회로가 필요
* SRAM
- 재충전이 필요 없음
- ROM(Read Only Memory)(08년 1회 정보처리산업기사 출제)
* Mask-ROM
* PROM
* EPROM : 자외선을 이용하여 기억된 내용을 지우는 소자
* EEPROM
- 자기 코어(Core Memory)
(2) 보조 기억 장치
* 종류 : 자기 드럼,
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