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1. 목표
2. 이론
1)반가산기
2)전가산기
3)이진병렬가산기
4)반감산기
5)전감산기
6)가감산기
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한 개의 패리티 비트를 사용
- 패리티 비트는 1들의 총 수가 항상 우수(even)든가, 항상 기수(odd)든가로 되게 하기 위하여 정보 비트의 무리에 첨부한다 반가산기란?
반감산기란?
패리티(parity) 발생기
2) 에러 검출
EOR 함수 발생
OR 발생
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산기 및 감산기의 출력을 부울대수식으로 유도하라.
- 실험 1
S
B A
0
1
0
0
1
1
1
0
C
B A
0
1
0
0
0
1
0
1
S = A'B + AB' = A B C = AB
- 실험 2
S
C AB
00
01
11
10
0
0
1
0
1
1
1
0
1
0
C
C AB
00
01
11
10
0
0
0
1
0
1
0
1
1
1
S = A'B'C + A'BC' + ABC + AB'C' = (A'B' + AB)C + (A'B + AB')C' = (A'B + AB')
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A2
A1
A0
B3
B2
B1
B0
d3
d2
d1
d0
C4
1
0
1
0
0
1
0
1
0
1
0
1
0
1
0
1
1
0
1
1
0
0
1
0
0
0
1
1
0
0
0
1
1
1
0
1
0
1
0
1
1
1
0
0
1
1
0
1
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
1
0
1
1
0
1
0
1
0
1
1
1
0
1
1
0
1
0
1
0
1
1
0
0
1
0
1
1
1
1
0
1
0
1
1
0
1
1
실험 결과 검토
(1) 그림 6-11의 반 가산기 실험회로에서
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실험제목: 전가산기,감산기 결과보고서
(결과보고서)
1. 예비조사 및 실험 내용의 이해
1.1 감산기란?
반가산기, 전가산기, 이진병렬가산기는 덧셈을 수행하는 반면, 반감산기,
전감산기는 뺄셈을 수행하는 회로를 말한다. 반감산기 회로에서는
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