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실험순서 9 (R2 양단을 단락시킨 후의 관찰)
실험순서 8의 파형을 관찰하면서 R2 양단을 도선으로 단락시켜라.
도선을 제거하고 관찰된 내용을 보고서에 기록한다.
실험순서 10(교통 신호등 제어길 위한 10KHz 발진 회로)
그럼 18-2 회로를 수정하여
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: CLEAR(SET ALL Q=0)
GND : GROUND
VCC : INPUT VOLTAGE(+5V)
D : DATA INPUT
CK : CLOCK INPUT
CLR : CLEAR(SET ALL Q=0)
PR : RESET(SET ALL Q=1)
GND : GROUND
VCC : INPUT VOLTAGE(+5V) 1. 실습목적
2. 실습 기자재, 부품 및 자료
3. 이론
4. 실습방법 및 순서
5. 실습결과보고서
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실험을 통해 주파수와 캐패시터값 모두에 비례하여 DCM 전압을 제가하거나 증가시킬수 있음을 보았다.
R.2.2 역전류 저항
.Vs=8V 인 fc=100kHz에서 단자 D 로부터 접지에 연결된 DCM 전압
V=-0.134V R1.0 2-위상 비중첩 클럭 발생기
R1.1 펄스 분리 측
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215 ns;
D <= '0'; wait for 300 ns;
D <= '1'; wait for 58 ns;
end process;
END;
< .ucf 파일 생성 >
NET "clk" LOC = P80;
NET "D" LOC = P67;
NET "Q" LOC = P139;
< 동작 확인 >
2. 다른 버전의 D플립플롭
entity asdasd is
Port ( set : in STD_LOGIC;
reset : in STD_LOGIC;
D : in STD_LOGIC;
c
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플롭이 토글된다는 것이다.
J가 높고 K가 낮으면, 클럭의 상향에지에서 Q를 높게 만들며, J가 낮고 K가 높으면, 출력은 상향에지에서 Q를 낮은 값으로 만든다. 마지막으로 J와 K가 높으면, 출력은 상향에지에서 토글된다. 1.R-S 플립-플롭
2.N
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2) TTL 74LS73 JK 플립플롭, 74S74 D 플립플롭에 관해 회로를 조사하고 setup 및 hold 시간, Tsu, Th와 Tplh, Tphl에 대해 자료 값을 조사하고 그 정의를 적어라.
74LS73 JK 플립플롭 회로도 및 시간값들
74S74 D 플립플롭 회로도 및 시간값들
Tsu
Set up 시간. Sampling
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(latch)와 플립플롭(flip-flop)
(1) 비동기식 S-R 래치(latch)
(2) 동기식 S-R 래치와 S-R 풀리풀롭
(3) D 래치와 D 풀리풀롭
(4) J-K 풀리풀롭
(5) T 풀리풀롭
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2)실험 2 : T-FF의 실험
JK-FF의 J, K 입력을 서로 연결하여 T-FF을 구성한다. 아래 그림과 같이 기본 게이트로 구성된 JK-FF로부터 T-FF을 구성하고 입력 T에 대한 출력 Q와 Q(bar)를 확인하여 표에, 동작특성은 타이밍도에 나타낸다.
①실험 1의 ①~⑤를
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이번 실험으로 끝나는게 아니라 실제로 많이 쓰이고 중요한 만큼, 기억소자라는 것을 활용해 다른 회로도 꾸며볼 수 있는 연습을 해보면 좋을 것 같다. 디지털 공학 실험
4장 각종 Latch와 Flip-Flop
결 과 보 고 서
1. 결과
2. 검토 및 고찰
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2) TTL 74LS73 JK 플립플롭, 74S74 D 플립플롭에 관해 회로를 조사하고 setup 및 hold 시간, Tsu, Th와 Tplh, Tphl에 대해 자료 값을 조사하고 그 정의를 적어라.
74LS73 JK 플립플롭 회로도 및 시간값들
74S74 D 플립플롭 회로도 및 시간값들
Tsu
Set up 시간. Sampling
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