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회로에서 플립플롭 회로를 동작시킬 때 게이트 회로를 통한 클록 펄스의 지연 등으로 발진 현상을 일으킬 가능성이 있는 경우, 이 클록 펄스폭을 충분히 짧게 한 신호로 회로를 동작시키는 신호를 에지 트리거라 한다.
(9) 플립플롭들의 응용
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플립플롭은 JK플립플롭 등에서 무효상태를 없애고 반전 출력이란 결과를 얻는다. 또 클럭신호와 동기화하여 사용하지 못하는 단점 때문에 많은 응용 순차회로에서는 사용하지 못한다.
(8) 주종 플립플롭과 에지 트리거 플립플롭에 대하여 설
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주종 플립플롭에 있어서는 입력과 출력이 분리되어 레이스 문제가 최소화된다. 그림 6은 RS 주종 플립플롭의 회로를 보인 것이다.
그림 6 RS 주종 플립플롭
JK 플립플롭
JK 플립플롭은 RS플립플롭과 T플립플롭을 결합한 것이다. 입력은 J, K두개로
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회로에 있는 여러개의 플립 플롭이 공통 클럭에 동기화
되어, 모든 플립플롭이 동시에 상태를 변하게 된다.
(a) 래치는 여기 입력에 즉시 응답
(b) 플립플롭은 클럭 신호에만 응답
(a) 상승에지 트리거
D 플립플롭
(b) 하강에지 트리거
D 플립플
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t) 동안만 래치 회로가 동작
-SR 플립플롭에서는 S와 R이 동시에 '1'이 되도록 입력하면 안 됨.
1)회로도
2)기호
3)진리표
4)상승에지 트리거S-R 플리플롭
5)하강에지 트리거S-R 플리플롭
4. JK 플리플롭
-JK 플립플롭은 RS 플립플롭과 T 플립플롭을 결
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D 플립플롭에서는 입력이 항상 같은 값이 입력되지 않도록 만들어 사용
- JK 플립플롭은 RS 플립플롭에서 S가 1이고 R이 1일 때 출력 상태가 반전
이 회로에서 보면
④ J가 1이고 K가 1인 경우
만약, Q(t)가 0인 경우(는 1인 경우), J쪽 첫 번째 AND 게이
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다음단의 클럭에 인가한다. 상승이나 하강클
럭에 무관하다.
5. JK 플립플롭을 이용하여 카운터를 설계할 때 J=K=1로 놓는 이유는?
J=K=1로 놓으면 플립플롭의 이전출력이 반전되어 출력되며 RS 플립플롭의 단점을 보
완할 수 있다.
6. D 플립플롭을
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끝날 때 기분이 너무 좋았다. 앞으로도 이론을 잘 알고 정확한 실험을 하도록 노력해야겠다. ○ 순서 논리 회로
○ 플립플롭(Flip-flop, FF)
● 가상실험
● 클럭은 인가하는 방법
●실험 보고서
● 문제
● 고찰
● 비고 및 고찰
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회로를 사용하여 만든다. 1. 가산 / 감산기
(1) 가산기
(2) 산술 연산기
① 가산기에 의한 산술 연산 회로
② 부호와 자리 넘침 판별 회로
③ 고속 가산 회로
④ 곱셈 회로
2. 플립플롭
(1) RS 플립플롭
(2) D(Data)플립플롭
(3) JK플립플
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회로 내부에 기억된 상태값에 따라 출력 값이 결정.
일반적으로 가장 많이 사용되는 메모리 소자는 플립플롭이라고 하는 소자이며
가장 기본적인 플립플롭을 래치라고 한다 1. 래치
2. R-S플립플롭
3. D-플립플롭
4. JK-플립플롭
5. T-플
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