|
Q는 0이 나오게 된다. JK 플립플롭이 기능을 수행하기 위해서는 PRESET=CLEAR=1이 되어야 한다.
따라서 PRESET의 역할은 Q를 1로 초기화하고 CLEAR의 역할은 Q를 0으로 초기화 할 때 사용한다. 1. 실험 결과 및 분석
2. 비고 및 고찰
3. 설계 및 고찰
|
|
|
D = 1000
으로 하면 클록 펄스가 입력될 때마다 클록 펄스의 하강 모서리에서 오른쪽 한자리씩 자리이동을 하며,
Q_D
의 출력은 다시 FFA의 의 J와 K 입력으로 입력된다.
[그림 2(a)]는 JK 플립플롭을 사용하여 구현하였으나, RS 플립플롭 또는 D플립플
|
|
|
JK플립플롭 A, B와 두 개의 입력 E, x를 갖는 순차 회로를 설계하라. E=0일 때는 x값에 관계없이 상태는 변하지 않고, E=1, x=1일 때 상태는 00, 01, 10, 11, 그리고 다시 00으로 반복된다. 그리고 E=1, x=0일 때 상태는 00, 11, 10, 01, 그리고 다시 0으로 반복된
|
|
|
T
Q
↓
0
불변
↓
1
Q이미지. Chapter 1. 관련 이론(Theoretical Background)
래치(latch)와 플립플롭(flip-flop)
(1) 비동기식 S-R 래치(latch)
(2) 동기식 S-R 래치와 S-R 풀리풀롭
(3) D 래치와
|
|
|
D플립플롭의 진리표이며 그 특성방정식은 다음과 같다.
표 8-3 D 플립플롭의 진리표
D Q
Q'
0 Q
0
1 Q
1
JK 플립플롭도 마찬가지로 edge-triggered JK 플립플롭을 구성할 수 있으며, 이 외에도 T 플립플롭이 있다. T 플립플롭의 진리표가 표 8-4에 있으며, 그
|
|
|
트리거 맞추기가 어려워서 파형이 너무 떨려서 제대로 측정하기 힘들었지만 stop 기능과 source trigger기능을 이용하여 겨우겨우 측정하였습니다. 실험을 무사히 완료하였고 J-K플립플롭의 특성과 전파지연시간에 대해 더 명확하게 알게 되었습
|
|
|
6. Bistable or flip-flop
1. 목적
2. 실험 기기 및 부품
3. 기본 이론
4. 실험 과정
4. AND-게이트된 J-K 마스터-슬레이브 플립플롭
6. 필요한 결과
|
|
|
변할 때의 지연 시간 (상승지연시간)
Tphl
high→low로 변할 때의 지연 시간 (하강지연시간)
(3) [그림1] RS 래치의 이론적인 상태도를 그려라.
RS 래치 회로도
RS 래치 상태도
CLK 0일 때에는 S, R에 상관없이 Q+=Q가 된다. 즉, 상태를 유지한다. 없음
|
|
|
회로에 대해 다음의 입력파형에 대한 FF의 출력 Q[3:0]를 그리고, 기본 ring 계수기에 비해 어떤 장점이 있는지 설명하시오. (단, 입력 CLK의 주기는 100ns이다.)
→
(8) 8진 비동기식 up 카운터를 D 플립플롭을 이용하여 설계하라.
(9) <그림 19.14> dow
|
|
|
결과
실험1.
실험분석
실험2
회로도
시뮬레이션
실험분석
실험3
회로도
시뮬레이션
결과 사진
결론
실험4
회로도
시뮬레이션
실험결과
실험 진리표
실험 3과의 비교
|
|
메뉴펼치기
