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8. RS Flip-Flop과 D Flip-Flop
9. JK Flip-Flop과 클락 생성 8. RS Flip-Flop과 D Flip-Flop
9. JK Flip-Flop과 클락 생성
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때 Ln에서 출력이 발생되는 것을 확인해 볼 수 있었다.
실험 5는 CLK이 1로 올라가는 순간 D가 1이라면 Q의 값이 0에서 1로 변화하는 것을 확인할 수 있었다. 1. RS latch
2. enable이 있는 RS latch
3. D latch
4. 1 chip D latch
5. edge triggered D flip-flop
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Flip-Flop
A.Data
Truth Table (순서대로)
C
D
회로동작(V)
회로동작정리
FPGA
Q
-Q
Q
-Q
Q
-Q
0
X
X
X
X
X
X
X
1
0
0.24
4.89
0
1
0
1
1
1
5.01
0.01
1
0
1
0
QuartusⅡ시뮬레이션
Altera De2 board 동작사진
B.Discussion
JK플립플롭에 똑같은 신호 T를 넣어주는 것이기에 결과는 JK플립플
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12) 시간 지연동작회로(Time Delay Circuit)
1) ON Delay 회로
타이머에 전압이 가해지고 일정시간 경과후 접점(한시동작 순시복귀접점)이 닫히고(b접점의 경우 : 열린다) 전압이 끊기면 접점이 순시에 복귀되는 것을 말한다.
ON Delay 지연회로
2) OFF Delay
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D1023367.html
http://www.pyc.pe.kr/computersystem/chapt-16.html
http://www.daejin.or.kr/home/sksong/electron/junja_8/junja8-7.html
http://bk21.sch.ac.kr/%7Ejlink21/text/ch09_02_text.htm
http://bk21.sch.ac.kr/%7Ejlink21/text/ch09_04_text.htm
http://www.uichs.hs.kr/seol/%B1%B8%C1%B6/ff1.htm 1. RS
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