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디지털 디자인 - 4비트 parity generator, 5비트 parity checker
1.even parity 4bit generator
입력 4비트 뒤에 parity bit를 붙여 1의 개수를 even으로 만든다.
(1) 진리표
(2)Boolean funtion
P=wxyz
(3)karno map
(4)schematic diagram
(5)verilog HDL code
(6)compile log analysis
(7)simulate and anal
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PARITY CHECKER
1. 회로개요
본 회로는 EX-OR gate로 구성된 4비트 parity checker 회로이다.
2. 문제
1)4비트 parity checker 회로의 동작을 확인하라.
2)4비트 이상의 parity checker 회로의 구성은?
3. 시뮬레이션 조건
1.6[us]동안 transient 해석을 하며, 입력 신호는 000
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Parity Generator)라고 하고, 수신측에서 패리티를 검사하는 회로를 패리티 검사기(Parity Checker)라고 한다.
가령 110110101 이라는 DATA가 들어왔을 때 1의 개수가 짝수 개 이므로 패리티 비트는 1로 출력이 된다. 위의 회로도 같은 경우는 4비트 직렬회로
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Parity Generator)라고 하고, 수신측에서 패리티를 검사하는 회로를 패리티 검사기(Parity Checker)라고 한다.
패리티 비트의 논리 값을 정하는 방식에는 짝수 패리티(Even Parity)와 홀수 패리티(Odd Parity)의 두 가지가 있다.
☞ 짝수 패리티 : 패리티 비트
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parity generator/checker 실험회로를 결선하시오. D0, 1, 2, 3 입력에 1=H(5V) 와 0=L(0V)의 조합을 인가하고 Switch SW의 ON/OFF 상태에 따른 P와 Y를 측정하여 다음 표를 완성하시오.
2. 실험순서 1의 결과를 보고 Parity generator/checker 의 효과를 쓰시오.
F/F
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