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entity div1 is
port(
clk: in std_logic;
in_data: in integer range 0 to 999;
o_data: out std_logic_vector(15 downto 0);
--o_data_100: out std_logic_vector(3 downto 0);
--o_data_10: out std_logic_vector(3 downto 0);
--o_data_1: out std_logic_vector(3 downto 0);
o_cmplt: out std_logic
);
end div1;
arch
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Digital Watch
Tool : Altera QuartusⅡ
Device family : CycloneⅡ
Device : EP2C50F672C6
Hardware : Altera DE2 Board
- 목표 -
vhdl을 활용하여 디지털 시계(Digital watch)를 설계한다.
- 기능 -
1. 일반적인 시계 기능 : 셋팅 가능.
2. 알람 기능 : 해당 설정 시간에
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HEN \"0100\" =>Segs2 <= \"1001100\";
WHEN \"0101\" =>Segs2 <= \"0100100\";
WHEN \"0110\" =>Segs2 <= \"0100000\";
WHEN \"0111\" =>Segs2 <= \"0001111\";
WHEN \"1000\" =>Segs2 <= \"0000000\";
WHEN \"1001\" =>Segs2 <= \"0001100\";
WHEN OTHERS => Segs2 <= \"11111
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IC;
ALARM_HUR : OUT INTEGER RANGE 23 DOWNTO 0;
ALARM_MIN : OUT INTEGER RANGE 59 DOWNTO 0;
SET_MODE : OUT STD_LOGIC_VECTOR (1 DOWNTO 0);
BEEP : OUT STD_LOGIC
);
END COMPONENT;
TYPE WATCH_MD IS (M_TIME, M_ST_WATCH, M_ALARM, M_TIME_S);
SIGNAL WATCH_MODE : WATCH_MD;
SIGNAL MODE : STD_LOGIC_VECTOR (2 DOW
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반도체 직접회로설계 수업을 들으며 익힌
내용을 토대로 흔히 볼 수 있는 미니 커피 자판기를 Altera Quartus II 를 이용하여 VHDL 언어로 코딩 함으로 써 VHDL설계에 대한 이해도를 높인다.
미니 커피 자판기를 위한 코딩으로써 음식점 입구에서
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door_lock.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity door_lock is
port(
clk : in std_logic;
sw1,sw2 : in std_logic;
key1 : in std_logic;
clear : in std_logic;
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