VLSI report

소개글

VLSI report에 대한 보고서 자료입니다.

목차

cmp_state.ini
debug.fsf
release.fsf
report3.asm.rpt
report3.csf
report3.done
report3.eco
report3.fit.eqn
report3.fit.rpt
report3.map.eqn
report3.map.rpt
report3.pin
report3.psf
report3.quartus
report3.qws
report3.sim.rpt
report3.ssf
report3.tan.rpt
report3.v
report3.vwf
VLSI report3.hwp
[db] 317KB 파일 112




VLSI report3.hwp 2p
01.시스템 설계
02. Simulation 파형

본문내용

VLSI report3.hwp



01.시스템 설계

　≪ 그 림 ≫

4 to 1 MUX를 응용하여 산술연산과 비트단위 연산을 수행하는 시스템을 설계하였다.
이 시스템은 두 개의 4bit a 와 b. 3bit 선택 신호로서 8bit의 결과 c 를 출력한다. 주 기능은 산술연산 +, – , ×, ÷ 와 비트단위 연산 and(&)와 or(|) 을 수행하는 것이다.
산술연산 +를 수행하면 4bit의 입력신호가 두 개이기 때문에 5bit 출력만 필요로 하지만 산술연산 ×를 수행하는 시스템을 설계하게 되면 8bit의 출력신호를 필요로 한다.
먼저 always 구문을 통하여 s0,s1,s2,a,b 의 신호 값의 변화를 감지하도록 지정을 하였다. 그리고 여러 개의 statement를 지정하기 위하여 begin~end 구문을 사용하였다. 각각의 선택신호에 따라 입력신호 a,b 의 연산이 수행하게 하도록 위하여 case구문으로 각각의 조건에 따라 각각의 연산이 수행하도록 하였다.




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report3


COMPILER_SETTINGS
{
IO_PLACEMENT_OPTIMIZATION = ON;
ENABLE_DRC_SETTINGS = OFF;
PHYSICAL_SYNTHESIS_REGISTER_RETIMING = OFF;
PHYSICAL_SYNTHESIS_REGISTER_DUPLICATION = OFF;
PHYSICAL_SYNTHESIS_COMBO_LOGIC = OFF;
DRC_FANOUT_EXCEEDING = 30;
DRC_REPORT_FANOUT_EXCEEDING = OFF;
DRC_TOP_FANOUT = 50;
DRC_REPORT_TOP_FANOUT = OFF;
RUN_DRC_DURING_COMPILATION = OFF;
ADV_NETLIST_OPT_RETIME_CORE_AND_IO = ON;
ADV_NETLIST_OPT_SYNTH_USE_FITTER_INFO = OFF;
ADV_NETLIST_OPT_SYNTH_GATE_RETIME = OFF;
ADV_NETLIST_OPT_SYNTH_WYSIWYG_REMAP = OFF;
SMART_COMPILE_IGNORES_TDC_FOR_STRATIX_PLL_CHANGES = OFF;
MERGE_HEX_FILE = OFF;
TRUE_WYSIWYG_FLOW = OFF;
SEED = 1;
FINAL_PLACEMENT_OPTIMIZATION = AUTOMATICALLY;
FAMILY = FLEX10K;
DPRAM_DUAL_PORT_MODE_OTHER_SIGNALS_EPXA1 = "DPRAM0 TO 1 DPRAM1 TO 2";
DPRAM_32BIT_SINGLE_PORT_MODE_OTHER_SIGNALS_EPXA1 = "MEGALAB COLUMN 1";
DPRAM_8BIT_16BIT_SINGLE_PORT_MODE_OTHER_SIGNALS_EPXA1 = "MEGALAB COLUMN 1";
DPRAM_DUAL_PORT_MODE_OUTPUT_EPXA1 = "DPRAM0 TO 1 DPRAM1 TO 2";
DPRAM_32BIT_SINGLE_PORT_MODE_OUTPUT_EPXA1 = "LOWER TO 1ESB UPPER TO 1";
DPRAM_8BIT_16BIT_SINGLE_PORT_MODE_OUTPUT_EPXA1 = "MEGALAB COLUMN 1";
DPRAM_DUAL_PORT_MODE_INPUT_EPXA1 = "DPRAM0 TO 1 DPRAM1 TO 2";
DPRAM_32BIT_SINGLE_PORT_MODE_INPUT_EPXA1 = "MEGALAB COLUMN 1";
DPRAM_8BIT_16BIT_SINGLE_PORT_MODE_INPUT_EPXA1 = "MEGALAB COLUMN 1";
DPRAM_DUAL_PORT_MODE_OTHER_SIGNALS_EPXA4_10 = "DPRAM0 TO 3 DPRAM1 TO 4";
DPRAM_SINGLE_PORT_MODE_OTHER_SIGNALS_EPXA4_10 = "DPRAM0 TO 3 DPRAM1 TO 4";
DPRAM_WIDE_MODE_OTHER_SIGNALS_EPXA4_10 = "MEGALAB COLUMN 3";
DPRAM_DEEP_MODE_OTHER_SIGNALS_EPXA4_10 = "MEGALAB COLUMN 3";
DPRAM_DUAL_PORT_MODE_OUTPUT_EPXA4_10 = "DPRAM0 TO 3 DPRAM1 TO 4ESB";
DPRAM_SINGLE_PORT_MODE_OUTPUT_EPXA4_10 = "DPRAM0 TO 3 DPRAM1 TO 4ESB";
DPRAM_WIDE_MODE_OUTPUT_EPXA4_10 = "LOWER TO 3 UPPER TO 4ESB";
DPRAM_DEEP_MODE_OUTPUT_EPXA4_10 = "MEGALAB COLUMN 3";
DPRAM_DUAL_PORT_MODE_INPUT_EPXA4_10 = "DPRAM0 TO 3 DPRAM1 TO 4";
DPRAM_SINGLE_PORT_MODE_INPUT_EPXA4_10 = "DPRAM0 TO 3 DPRAM1 TO 4";
DPRAM_WIDE_MODE_INPUT_EPXA4_10 = "LOWER TO 3 UPPER TO 4";
DPRAM_DEEP_MODE_INPUT_EPXA4_10 = "MEGALAB COLUMN 3";
DPRAM_OTHER_SIGNALS_EPXA4_10 = "DEFAULT OTHER ROUTING OPTIONS";
DPRAM_OUTPUT_EPXA4_10 = "DEFAULT OUTPUT ROUTING OPTIONS";
DPRAM_INPUT_EPXA4_10 = "DEFAULT INPUT ROUTING OPTIONS";
STRIPE_TO_PLD_INTERRUPTS_EPXA4_10 = "MEGALAB COLUMN 2";
PLD_TO_STRIPE_INTERRUPTS_EPXA4_10 = "MEGALAB COLUMN 2";
PROCESSOR_DEBUG_EXTENSIONS_EPXA4_10 = "MEGALAB COLUMN 2";
STRIPE_TO_PLD_BRIDGE_EPXA4_10 = "MEGALAB COLUMN 1";
FAST_FIT_COMPILATION = OFF;
SIGNALPROBE_DURING_NORMAL_COMPILATION = OFF;
OPTIMIZE_IOC_REGISTER_PLACEMENT_FOR_TIMING = ON;
OPTIMIZE_TIMING = NORMAL_COMPILATION;
OPTIMIZE_HOLD_TIMING = "IO PATHS AND MINIMUM TPD PATHS";
COMPILATION_LEVEL = FULL;
SAVE_DISK_SPACE = ON;
SPEED_DISK_USAGE_TRADEOFF = NORMAL;
LOGICLOCK_INCREMENTAL_COMPILE_ASSIGNMENT = OFF;
SIGNALPROBE_ALLOW_OVERUSE = OFF;
FOCUS_ENTITY_NAME = |report3;

키워드

VLSI,   프로그램,   VLSI 보고서