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1. Title: VHDL을 이용한 inertial delay와 transport delay 확인
2. purpose: 작성한 vhdl code와 시뮬레이션 결과를 첨부하고, inertial delay와 transport delay의 차이점에 주목하여 결과를 비교한다.
3. Theory
전파지연시간(propagation delay)
신호
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터 블록의 모델링
<그림 2-32> 레지스터 VHDL entity 코드
일곱 개의 컴포넌트를 이용하여 레지스터의 블록 전체를 연결하면 된다. 위에는 VHDL 코드의 entity 부분이다.
2) 레지스터 블록 다이어그램
<그림 2-33> 레지스터 블록 다이어그램
3)
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회사에서 제공하는 문서 편집기를 이용할 경우 시각적으로 서로 다른 색깔을 사용함으로써 이를 구분해 주는 경우도 있다. <표 1>에 예약어가 알파벳 순서로 정렬되어 있다.
10. VHDL 주석
VHDL에서 주석은 -- 로 표시된다. 여느 프로그래밍 언
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VHDL을 익히는 것이었다. 물론 Gray code에 대한 이해도 하였으나 그것보다는 프로그램의 이해와 활용에 더 많은 시간이 소요되었다.
그 과정에서 QuartusII를 이용하여 implement로 표현하여 프로그램을 돌리는 것도 시도하였으며 그 결과 function을 VHD
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VHDL에 대한 이해부족으로 많은 어려움이 있었지만, 설계를 진행하가면서 VHDL에 대한 이해와 논리회로 설계에 대해 많은 것을 공부하고 배울 수 있었다. 앞으로 VHDL을 사용하여 회로를 이해하고 구성하는데 오늘의 프로젝트가 많은 도움이 될
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VHDL 기초와 응용, 홍릉과학, 초판, 1995, pp.36-48, 64-66, 100
- 박세현 저, 디지털 시스템 설계를 위한 VHDL 기본과 활용, 그린, 초판, 1998 pp.31-39 1. 설계목표
2. 설계내용
3. 코드
4. 코드설명
5. 시뮬레이션 결과
6. 결과 토의
7. 참고서적
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VHDL 코딩에서 얻어낸 심볼로 "lastalu"를 설계한 회로도 이다.
결론
- 이번 연산은 산술뿐만 아니라 논리 연산까지 수행하는 4 bit ALU를 설계를 하였다. 스키메틱이 아닌 VHDL의
코딩으로 회로를 설계 하였는데, 처음 과제를 받았을 때 어떤식으로든
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◎VHDL이란? (VHSIC Hardware Description Language:3)
1.1 VHDL의 출연 배경
1.2 VHDL을 왜 사용하는가?
1.2.1 강력함과 유연성
1.2.2 소자 독립적인 설계
1.2.3 이식성
1.2.4 벤치마크 능력
1.2.5 ASIC Migration
1.2.6 빠른 시장 출하 및 저비용
VHDL의 특징
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사 전용 언어이고, VHDL은 IEEE에서 표준화된 언어이기때문에 쉽게 VHDL에 관심을 가지게 되었다. 그러한 배경으로 1988년도부터 ETRI,인천대,홍익대와공동으로 VHDL에 관한 연구(주로 TOOL개발)를 하게 되었다. 이때도 대기업들만이 관심을 갖고 있던
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·실험주제 : 기본 논리게이트 7개를 VHDL로 구현한다.
·실험소스
LIBRARY ieee;
use ieee.std_logic_1164.all;
ENTITY week2 is
PORT ( in_a,in_b:in std_logic;
out_y: out std_logic);
end week2;
ARCHITECTURE week2_arch of week2 is
begin
out_y<=in_a and in_b;
end week2_arch
·실습과정
1. 라이센
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