jisikworld

  • 통합검색
  • 대학레포트
  • 논문
  • 기업신용보고서
  • 취업자료
  • 파워포인트배경
  • 서식
고급 검색 X
고급 검색 열기

아래를 기준으로 검색

아래를 기준으로 정렬

  • 자료등록일 |
  • 정렬 기준 |

전문지식 41건

[디지털시스템(Verilog)] Address Generator, PC Calculation Unit, Branch Handle...
. (아래는 Karnaugh map의 형태가 아니다) op flags 0 1 2 3 4 5 6 7 0 0 0 1 1 1 0 0 1 1 0 1 0 1 0 1 0 1 2 0 0 1 0 0 1 1 1 시뮬레이션 결과는 다음과 같다. 모든 결과가 위의 표를 만족하고 있음을 알 수 있다. ① Address generator ② PC Caculation Unit ③ Branch Handler
디지털시스템 Address Generator, Verilog PC Calculation Unit, [디지털시스템(Verilog)] Address Generator, PC Calculation Unit, Branch Handler 예비보고서,
  • 페이지 4페이지
  • 가격 1,200원
  • 등록일 2011.10.02
  • 파일종류 한글(hwp)
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
[디지털시스템(Verilog)] Address Generator, Branch Handler, PC Calculation Uni...
할 opcode는 opcode[6:5]가 모두 10인 특징이 있음을 알 수 있다. 실험을 대비하여 모듈을 직접 코딩해보았다. 모듈 구현은 address generator decoder와 동일한 방식으로 이루어졌다. ① Address Generator Decoder ② Branch Handler / PC Calculation Unit Decoder
디지털시스템 Address Generator, Verilog Branch Handler, [디지털시스템(Verilog)] Address Generator, Branch Handler, PC Calculation Unit을 위한 Decoder 예비보고서,
  • 페이지 4페이지
  • 가격 1,200원
  • 등록일 2011.10.02
  • 파일종류 한글(hwp)
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
[디지털시스템]PICO Processor - Address Generator, PC Calculation Unit, Branch...
결과값이 설계조건을 만족함을 확인할 수 있다. ① Address Generator의 시뮬레이션 결과 ② PC Calculation Unit의 시뮬레이션 결과 ③ Branch Handler의 시뮬레이션 결과 ① Address Generator의 설계 ② PC Calculation Unit의 설계 ③ Branch Handler의 설계
디지털시스템 Address Generator, PICO Processor PC Calculation Unit, [디지털시스템]PICO Processor - Address Generator, PC Calculation Unit, Branch Handler 결과보고서,
  • 페이지 4페이지
  • 가격 2,000원
  • 등록일 2011.10.02
  • 파일종류 한글(hwp)
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
[디지털시스템]PICO Processor - Address Generator, Branch Handler, PC Calculat...
branch handler와 PC calculation unit이 동작할 수 있도록 각각3bit, 2bit의 control code로 바꾸어주는 branch handler/PC calculation unit의 decoder가 구현되었다. ① Address Generator Decoder의 시뮬레이션 결과 ② Branch Handler / PC Calculation Unit Decoder의 시뮬레이션 결과
디지털시스템 Address Generator, PICO Processor Branch Handler, [디지털시스템]PICO Processor - Address Generator, Branch Handler, PC Calculation Unit을 위한 Decoder,
  • 페이지 5페이지
  • 가격 2,000원
  • 등록일 2011.10.02
  • 파일종류 한글(hwp)
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
[디지털시스템(Verilog)] Data Mapping Unit, Execution Combination Top 예비보고서
예비보고서 작성시에는 수정하지 못하였다. 따라서 위의 모듈에서 사용된 branch handler이 수정되어야 정확한 모듈이 완성된다. 기타 input 및 output에 대한 설명은, 모듈 내 주석의 내용과 같다. ① Data Mapping Unit ② Execution Combination Top
디지털시스템 Data Mapping Unit, Verilog Execution Combination Top, [디지털시스템(Verilog)] Data Mapping Unit, Execution Combination Top 예비보고서,
  • 페이지 2페이지
  • 가격 1,200원
  • 등록일 2011.10.02
  • 파일종류 한글(hwp)
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
8051 조사
Unit) ② 제어부 (Control Unit) ③ Accumulater(ACC) ④ Address Register ⑤ PSW(Program Status Word) ⑥ Program Counter(PC) ⑦ 그 외의 CPU 레지스터 메모리 구조 프로그램 메모리 데이터 메모리 8051동작을 위한 회로연결 8051의 인터페이스 발진회로 리
8051 마이크로프로세서, 마이크로컴퓨터 마이크로컨트롤러, 8051 조사,
  • 페이지 26페이지
  • 가격 3,000원
  • 등록일 2010.03.04
  • 파일종류 한글(hwp)
  • 참고문헌 있음
  • 최근 2주 판매 이력 없음
[디지털시스템(Verilog)] Memory Top & Writeback 예비보고서
(32) em_data_out (32) dmem controller의 wdata 신호 em_data2 (32) em_sig_init (1) em_sig_stop (1) em_brch (1) em_pc (32) em_pc_brch (32) dmem_write (1) dmem controller의 write 신호 dmem_read (1) dmem controller의 read 신호 dmem_rdata (32) memory로부터 읽어온 data ...
디지털시스템 Memory Top Writeback, Verilog 라이트백, [디지털시스템(Verilog)] Memory Top & Writeback 예비보고서,
  • 페이지 3페이지
  • 가격 800원
  • 등록일 2011.10.02
  • 파일종류 한글(hwp)
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
[디지털시스템(Verilog)] Multiplexer 예비보고서
다. 32개의 input I와 5개의 selection input S를 잡고, output은 Y로 두었다. 5개의 not 게이트와, 32+32 총 64개의 and게이트의 output과 input 배열은 위의 코드와 같다. 위의 코딩 방법은 각 게이트를 그대로 소스 안에 포함시킨 게이트레벨 코딩이며, 실제 실
디지털시스템 Multiplexer, Verilog 멀티플렉서, [디지털시스템(Verilog)] Multiplexer 예비보고서,
  • 페이지 2페이지
  • 가격 1,000원
  • 등록일 2011.10.02
  • 파일종류 한글(hwp)
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
[디지털시스템] Verilog 기본 실습 예비보고서
발생하는 캐리값이다. 모든 실행이 끝나면, endmodule 키워드로 모듈을 종료한다. ① Verilog HDL(Verilog Hardware Description Language) ① - ⅰ. Module ① - ⅱ. Port ① - ⅲ. Nets, Registers, Vectors ① - ⅳ. 기타 사항 ② ModelSim ③ 32-bit adder의 설계
디지털시스템 32-bit adder, Verilog ModelSim, [디지털시스템] Verilog 기본 실습 예비보고서,
  • 페이지 2페이지
  • 가격 1,200원
  • 등록일 2011.10.02
  • 파일종류 한글(hwp)
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
[디지털시스템(Verilog)] 32-bit Adder-Substracter 예비보고서
소스는 지면관계상 생략한다. ① 2′s complement unit의 원리 ② 32-bit 2′s complement unit의 실제 코딩 ③ subtracter의 원리 ④ 32-bit subtracter의 실제 코딩 ⑤ adder-subtracter의 원리 ⑥ 32-bit adder-subtracter의 실제 코딩 ⑦ carry select adder의 원리
디지털시스템 32-bit Adder-Substracter, Verilog Adder, [디지털시스템(Verilog)] 32-bit Adder-Substracter 예비보고서,
  • 페이지 2페이지
  • 가격 1,200원
  • 등록일 2011.10.02
  • 파일종류 한글(hwp)
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
이전 1 2 3 4 5 다음
top