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플립플롭(플립플롭회로)
Ⅳ. PR/CLR RS플립플롭(플립플롭회로)
Ⅴ. JK 플립플롭(플립플롭회로)
Ⅵ. 에지트리거 플립플롭(플립플롭회로)
Ⅶ. T 플립플롭(플립플롭회로)
Ⅷ. D 플립플롭(플립플롭회로)
Ⅸ. 주종 플립플롭(플립플롭회로)
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t+1)은 0이 되고 이전 상태가
반전되는 것과 같다.
● JK 플립플롭은 J와 K가 동시에 1이고 클럭 시간이 길면 출력은 0과 1의 상태를 반복하는 레이싱(racing) 현상, 불안정한 회로가 됨
에지 트리거형 JK 플립플롭을 이용하지만 펄스 폭이 작지 않으
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만들 수 있고, SRAM이나 하드웨어 레지스터 등을 구성하는데 사용된다. 또한 비동기식 RS 플립플롭 비동기 2진 카운터, 비동기식 10진 카운터, 동기식 2진 카운터, 직병렬 계수기 등등 여러 가지로 응용하여 사용할 수 있다. 없음
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플립플롭의 경우를 예를 들었다. 플립플롭은 클럭 신호선이 있으며 래치는 클락 신호선이 없다. 하강에지 트리거 플립플롭은 선에 동그라미를 붙여서 하강 에지에서 동작함을 표시한다.
(8) 주종 플립플롭과 에지 트리거 플립플롭에 대하여
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주종 플립플롭에 있어서는 입력과 출력이 분리되어 레이스 문제가 최소화된다. 그림 6은 RS 주종 플립플롭의 회로를 보인 것이다.
그림 6 RS 주종 플립플롭
JK 플립플롭
JK 플립플롭은 RS플립플롭과 T플립플롭을 결합한 것이다. 입력은 J, K두개로
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t) 동안만 래치 회로가 동작
-SR 플립플롭에서는 S와 R이 동시에 '1'이 되도록 입력하면 안 됨.
1)회로도
2)기호
3)진리표
4)상승에지 트리거S-R 플리플롭
5)하강에지 트리거S-R 플리플롭
4. JK 플리플롭
-JK 플립플롭은 RS 플립플롭과 T 플립플롭을 결
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플립플롭은 JK플립플롭 등에서 무효상태를 없애고 반전 출력이란 결과를 얻는다. 또 클럭신호와 동기화하여 사용하지 못하는 단점 때문에 많은 응용 순차회로에서는 사용하지 못한다.
(8) 주종 플립플롭과 에지 트리거 플립플롭에 대하여 설
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JK 플립플롭 실험이었다. ‘J에 펄스를 가하면 Q=1, K에 펄스를 가하면 Q=0, J,K로부터 동시에 펄스를 가하면 Q는 보수출력(토글), J,K에 모두 펄스를 가하지 않으면 Q는 변화 없음’이라는 JK플립플롭 이론을 확실하게 구현할 수 있었다. 이 실험에
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JK flip-flop
(1) <그림 11>의 회로를 구성하고, 입출력 간의 특성 진리표를 완성한다.
(2) JK = 11 인 경우에 다은 상태 출력 Q+는 가 되지않음을 분석하고, 이 문제를 해결하기위한 주종플립플롭과 에지 트리거 플립플롭의 구조와 동작을 기술한
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JK FF기호
진리표
파형
클럭이 부착된 J-K 플립플롭
- 74LS70은 JK Edge Triggered FF 이다.
4. T 플립플롭
Q
T
Q(t+1)
0
0
0
0
1
1
1
0
1
1
1
0
기 호
특성도
특성 방정식
T FF
5. 플립플롭의 여기표 ( Exciton Table )
S
R
0
0
0
1
0
1
0
1
1
1
?
S
R
0
0
0
X
0
1
1
0
1
0
0
1
1
1
X
0
RS
J
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