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of door_lock_mod_tb is
component door_lock
port ( clk : in std_logic;
rst : in std_logic;
ps_start : in std_logic;
ps_end : in std_logic;
ps_mod : in std_logic;
ps_num : in std_logic_vector (3 downto 0);
door_open : out std_logic;
alarm : out std_logic );
end component;
signal clk : std_logic;
sign
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디지털의 이해 (논리 게이트 OR, AND, NOT, NAND, NOR, EX-OR··.)
- 디지털 IC의 종류와 특징 (TTL & C-MOS)
3. 사용기기 및 부품
- SMPS, 펑션제너레이터, 74LS90, 74LS47, 7 Segment, 저항(330)
4. 도면
10
5
▽
5V
16
8
GND
5. 실험 및 실험결과
가. 회로 제작 과정 모습
나.
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nent seg -- 사용 할 소회로 선언
port (
clk_4M : in std_logic;
rstb : in std_logic;
seg : out std_logic_vector (6 downto 0);
digit : buffer std_logic_vector (5 downto 0)
);
end component;
signal RSTB : std_logic:=\'0\'; -- 테스트용 시그널 선언 및 초기화
signal CLK_4M : std_logic:=\'0\';
signal DIGI
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프로젝트 선정
■ STEP. 2 프로젝트 정의
■ STEP. 3 프로젝트 승인
■ STEP. 4 CTQ 전개 및 Y’s 확인
■ STEP. 5 현수준 파악 및 목표설정
■ STEP. 6 시스템 설계
■ STEP. 7 설계 요소 발굴
■ STEP. 8 설계 요소 분석
■ STEP. 9 설계 요소 선정
■
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ut std_logic
);
end component;
begin
key : comp_4bit
port map(input_a,input_b,output_eq,output_agb,output_alb);
input_a <= \"0000\", \"1000\" after 100 ns; -- 입력 시그널을 4비트로 생성, “”사용
input_b <= \"0000\", \"1111\" after 200 ns; -- 모든 경우에 대한 입력을 생성하기 어려
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설계실습을 통하여 무엇을 배웠는가?
이번 설계실습을 통해 기초논리회로 시간에 배웠던 래치와 플립플롭의 동작을 직접 확인해 볼 수 있었다. 래치의 경우 클록 신호가 허용되어 있는 동안은 연속적으로 입력 변화가 출력에 전달되는데 반
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설계를 같이 하며 조원간의 단합심을 기를 수 있었다.
이 번 설계를 통해서 JK flip flop에 대해 많이 알게 되었고 진리표의 작성과 특성방정식,여기표 를 이용한 논리식을 유도하는 방법에 대해 확실히 알게 되었다. 이에 따라 Logic Works을 능숙
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Logical shift를 하고 dir값이 1이 되면 오른쪽 Logical shift를 한다. 그리고 mode값이 11이 되면 Arithmetic shift연산을 행한다는 것을 알 수 있다.
< 실험에 대한 고찰 >
이번 실험에서는 flip-flop을 이용하여 3가지 shift연산을 수행하는 shifter을 설계하
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1. 목적
가. 4상태를 가진 상태도를 회로로 구현하고 동작을 확인한다.
나. T-플립플롭을 이용한 4비트 리플 카운터를 설계하고 구현한다.
다. 최대 동장 주파수와 전달 지연을 측정한다.
2. 이론
가. 4상태를 가진 상태도에 대응하는 회로
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이번 실험은 어떠한 상태도를 보고 천이표를 그리고 그 천이표에 따른 카노맵을 만들어 현재 상태에 대한 다음 상태의 식을 구하고 그 식을 통해 D플립플롭으로 회로를 설계한 뒤, 그 회로를 브레드보드에 구성하여 결과값을 얻는 복잡하고
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