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버리게 됩니다. 따라서 래치 회로는 입력 SR=11을 인가하지 않는다는 조건하에 사용하여야 합니다. 만약 래치가 nand 로 구성된 래치라면 00 을 인가하면 안됩니다.
Pspice의 예시 실험 목표
사용 부품
관련 이론
실험 순서
용어 정리
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러스 15카운터 회로를 구성하라.
modulus n 카운터 의 작동
5 MODULUS COUNTER의 작동
J0=KO=Q'3
J1=K1=Q0
J2=Q1Q0 K2=Q2
(4) 모듈러스 13 카운터 회로를 구성하라.
13진 카운터
<참고 문헌>
- 디지털 논리 회로 분석과 설계 p 481 ~
- 디지털 공학 실험
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디코더(Decoder)
인코더(Encoder)
순서 논리회로
입력값과 회로의 현재 상태에 따라 출력값 결정
기억능력 갖고 있음
플립플롭(flip-flop)
RS 플립플롭, D 플립플롭, JK 플립플롭, T 플립플롭
순서 논리회로
레지스터(register)
카운터(counter)
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실험회로를 결선하시오. D0, 1, 2, 3 입력에 1=H(5V) 와 0=L(0V)의 조합을 인가하고 Switch SW의 ON/OFF 상태에 따른 P와 Y를 측정하여 다음 표를 완성하시오.
2. 실험순서 1의 결과를 보고 Parity generator/checker 의 효과를 쓰시오.
F/F 관련이론
□ 정
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“업”카운터를
설계해 동작됨을 확인하였다. ■ 실험 내용
■ 실험 방법
■ 주의사항
(1) 상태도
(2) 상태표
(3) 설계과장(플립플롬 입력식 (간략화))
(4) 설계도 ( 회로도 )
(5) Simulation 결과 파형
(6) Simulation 결과 분석
◉ 결과분석
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실험
- 논리 회로 1) Ring Counter의 정의
(1) Ring Counter
(2) Ring Counter의 종류
① 시동 펄스가 필요한 4단 링카운터
② 시동 펄스가 필요없는 4단 링카운터
2) NAND Gate로의 실제 회로 구성
(1) 사용 부품 및 기기
(2) 과정
(3) 보안
3) D플립플롭
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실험은 JK Flip-Flop 과 T Flip-Flop을 이용해 각 플립플롭에 동시
에 클락이 들어가는 동기식 카운터를 직접 설계하는것 이었다.
State Diagram을 그리고 State Diagram을 이용해 State table을 구하고, 카르노맵
을 이용해 식을 구하는 아주 복잡한 과정으로
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JK 플립플롭
≪ 그 림 ≫ 9장 예비 레포트.hwp………………………………………………………7p
아날로그 및 디지털 회로 설계 실습
-예비레포트-
10. 4-bit Adder 설계
1. 목적
2. 설계실습 계획서
전자신문.hwp……………………
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실험제목 : 플립플롭, 레지스터, 계수기
(결과보고서 - 추가)
2. 실험내용 및 결과
2.1 T-Flip-Flop
2.1.1 source
2.1.2 출력파형
입력값 t가 1일때, 클럭값이 0에서 1이 될 때에 출력은 전 출력값의
반전이 되어 나타난다.
2.2 Shift Register
2.2.1 source
2.2.2 출력
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결과 한 칸씩 이동하게끔 결과를 얻어냈다.
솔직히 실험이 진행될수록 점점 어려워져 가는 것은 사실이다. 하지만 그동안 열심히 해 왔기에 남은 실험 두 번도 잘 끝마치고 싶은 생각을 했다. 친절하게 실험을 도와주신 조교님과 공동실험자
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