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설계와 소프트웨어적인 설계 두 가지를 병행하여 처리하여야 했습니다. 그래서 같은 팀의 팀원인 이종승 학우는 하드웨어쪽을 맡게 되었고 저는 소프트웨어쪽을 전담하여 작업을 진행하였습니다. 우선 제가 맡은 소프트웨어쪽은 VHDL을 이용
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state_mc 한명은 LCD를 맡는 등 역할 분배를 충실히 하여 프로젝트 본연의 목적에 맞게 해 낸 것 같다.
한학기동안 배운게 별로 없다고 속으로 불평하고 있었는데 프로젝트를 온전히 끝내고 보니 VHDL의 고수가 되어있는 생각이 들었다. 없음
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이용해 나타내었습니다.
2.2 목적
공대에 들어오고 여러 과목들을 공부하게 되면서 기계들을 보면 어떤 식으로 구성이 되고 설계가 되었을까? 라는 생각을 많이 하게 되었습니다. 시중에 널려있는 자판기도 그런 생각을 가지게 하는 것 중
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f door_lock_mod_tb is
component door_lock
port ( clk : in std_logic;
rst : in std_logic;
ps_start : in std_logic;
ps_end : in std_logic;
ps_mod : in std_logic;
ps_num : in std_logic_vector (3 downto 0);
door_open : out std_logic;
alarm : out std_logic );
end component;
signal clk : std_logic;
signa
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VHDL로 구현하는 것 인데 이번에는 소스를 짜는 과정이 쫌 어려웠다. 1학년 디지털시간에 LATCH와 Flip Flop을 배운 적이 있다. 그렇다고 수업시간에 하는 것들이 쉽지는 않다. 복습을 하는것 같아서 좋지 만 VHDL로 구현하는 것이 너무 어렵다. 하지
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모델심을 이용하였으며,
총 4단계로 제작되었습니다.
1~3 단계는 시계 동작에 필요한 시간 생성, 시간 흐름, 날짜 흐름, 등의 블록을 만들었고,
마지막 4단계에서 지금까지 만든 블록을 하나로 합쳐서 최종적인 시뮬레이션을 진행하였습니다
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설계하면서 처음엔 어떻게 하면 4개의 가산기를 연결할 수 있는지 몰랐었으나, 조원과 머리를 맞대고 고민한 결과 수차례의 trial & error을 반복하여 입력 및 출력변수를 새로 조정하고, 임의의 signal을 만드는 방법으로 문제를 해결 할 수 있었
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1. 설계 목표
VHDL으로 프로그램 작성 후 이를 알테라DE2 보드로 실현시킨다. 7-세그먼트를 통해 기본적인 시계기능을 100분의 1초를 만들어서 구현한다. 또한 시간을 분을 나타내는 기능 위에 스위치를 누르면 100분의 1초를 구현한다.
2. 설
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VHDL의 If else 문을 이용하여 프로그래밍을 하는 것이나 결과는 같았다. 이론적으로도 서로 동일한 내용임을 3.이론 과 4. 설계방법에서 확인하였다. block diagram으로 설계한 D F/F도 동일하였다. VHDL에서 logic gate로 프로그래밍 한 것과 동일하게 그
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설계 및 분석방법
▲ 표본의 특성
▲ 신뢰도와 타당도 분석
▲ 전체 회귀분석 결과
▲ 성별에 따른 회귀분석 결과
▲ 소득에 따른 회귀분석 결과
5. 분석결과
6 .결 론
-시사점
-연구의 한계
7. 참고문헌
8. 설 문 지
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