|
VHDL을 익히는 것이었다. 물론 Gray code에 대한 이해도 하였으나 그것보다는 프로그램의 이해와 활용에 더 많은 시간이 소요되었다.
그 과정에서 QuartusII를 이용하여 implement로 표현하여 프로그램을 돌리는 것도 시도하였으며 그 결과 function을 VHD
|
|
|
B1, B2, B3 3개의 Binary code input을 G1, G2, G3 3개의 Output이 나오도록 설계한다. 이때 3개의 값은 Gray code Output이다. POS, SOP를 이용하여 설계하여보고, Karnough map을 이용하여 최적의 Logic Network를 구현한다. 그리고 이 설계를 이용하여 VHDL로 Coding하고 결
|
|
|
adder;
ARCHITECTURE Behave OF adder IS
BEGIN
s <= (NOT a AND((NOT b AND c)OR(b AND NOT c)))OR(a AND NOT(((NOT b AND c)OR(b AND NOT c))));
cout <= (a AND b)OR(b AND c)OR(a AND c);
END Behave; Project #1 Gray Code Converter
1. 개요
2. 이론
3. 설계
4. 결과분석
5.
|
|
|
VHDL로 구성하여 출력하시오. 클록의 주기는 40ns로 하시오.
각 출력을 부울대수로 나타내면 다음과 같다.
아래와 같이 VHDL과 Simulation을 실행하였다.
5. 고찰
부울대수를 간략화하는데 진리표를 작성하여 minterm 또는 maxterm 이 두가지 방법을 이용
|
|
|
코드의 입 출력을 연결하고
기계에 implement 하여 결과 값을 눈으로 확인한다.
6. Provide the simulation result and the code
binary counter 000부터 111까지 실습 장면
000
001
010
011
100
101
110
111
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
--입출력 선언부분
entity bin_gray_cnt is
|
|
|
Gray&code=&page=1&page_num=&order1=u_no&order2=desc&u_no=19&u=2 (검색일: 2017.07.09.).
“비정규직”, 한국민족문화대백과 http://terms.naver.com/ (검색일 : 2017. 07. 6)
이해준, “박근혜정부 4년 노동개혁 ‘역주행’…정규직 임금 21% 오를 때 비정규직은 7%”, 해럴드
|
|
|
코드
bit = round(rand(1000000,2)); %2백만개의 임의의 bit 1열은 in-phase 2열은 quadriphase
bit2 = zeros(1000000,2); %gray coding 안할때 비트할당 일단 0으로
m_c = bit(:,1); %in-phase 성분의 비트 행렬
m_s = bit(:,2); %quadri-phase 성분의 비트 행렬
s_c = m_c*2-1; %polar-NRZ 형태
s_s
|
|
|
1. Title: VHDL을 이용한 inertial delay와 transport delay 확인
2. purpose: 작성한 vhdl code와 시뮬레이션 결과를 첨부하고, inertial delay와 transport delay의 차이점에 주목하여 결과를 비교한다.
3. Theory
전파지연시간(propagation delay)
신호
|
|
|
Gray code counter with JK-FF Simulation]
- 이 플립플롭은 상승 에지일때 상태가 변화함을 알 수 있다.
- 00 -> 01 -> 11 -> 10 -> 00 으로 처음에 state diagram에서 본 바와 같이 카운팅 되고 있음을 알 수 있다.
- CLK의 바뀜에 따라 delay를 두고 변화함을 알
|
|
|
VHDL code로 설계하니 매번 FA가 필요할 때마다 그 내용을 쓰지 않아 편리하였다. 이번 과제에서 개인적으로 가장 어려웠던 부분은 project의 이름과 main file의 이름을 match시키는 것이었다. 처음에 설계를 했을 때 main project의 이름을 1 bit full adde 파
|
|
메뉴펼치기
