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D
C
B
A
a
b
c
d
e
f
g
십진수
0
0
0
0
1
1
1
1
1
1
0
0
0
0
0
1
0
1
1
0
0
0
0
1
0
0
1
0
1
1
0
1
1
0
1
2
0
0
1
1
1
1
1
1
0
0
1
3
0
1
0
0
0
1
1
0
0
1
1
4
0
1
0
1
1
0
1
1
0
1
1
5
0
1
1
0
0
0
1
1
1
1
1
6
0
1
1
1
1
1
1
0
0
0
0
7
1
0
0
0
1
1
1
1
1
1
1
8
1
0
0
1
1
1
1
0
0
1
1
9
*DIP스위치와 IC-7448을 이용하여
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D형 플립플럽 회로를 구성한 것으로서 NAND와 NOR등 다른 논리회로와 조합하지 않고 7474 전용칩을 사용하여 구성하였다. D형 플립플럽은 CP가 들어올 때, D값이 0이면 Q도 0이고 D값이 1이면 Q값도 1임을 보여주었다. 즉, 파형이 똑같이 나오나 시간
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플립 플롭을 클리어(clear)시켜 맨 처음의 상태 0000으로 되돌아 가게 된다.
이러한 관계를 표 14-1 에 나타내고 있다.
표 14-1 비동기식 10진 카운터 계수 동작표
클록 펄스(Cp)
D
C
B
A
0
1
2
3
4
5
6
7
8
9
10`
10
11
0
0
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
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D-F/F을 이용한 입력값 저장
회로도
동작설명
-74175는 D-F/F 4의 D-F/F이 내장 되어있는 IC로 클럭 펄스를 인가했을 때 상승에지에서 동작을 하게된다. 74175 내부의 각각의 플리플롭은 입력값 2진수의 각 자리 하나하나의 값을 저장시키는 역할을 한
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래치에 추가하여 그림 5-4의 Edge-triggered RS 플립플롭을 구성하여라.
: 래치와 Edge-triggered 플립플롭의 가장 큰 차이점을 발견할 수 있다.
4. S와 R값에 적당한 입력을 주고 실험한 결과를 실험결과의 두 번째 타이밍 선도에 나타내어라.
: 실제로 클
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2
D 플립플롭을 사용하여 10진수 카운트 설계 파형도(2page)
D 플립플롭을 사용하여 만든 16진수 카운트 파형도
파형도 2-1
D 플립플롭을 사용하여 만든 10진수 카운트 파형도
파형도 2-2
D 플립플롭을 사용하여 10진수 카운트 설계 결론
결과
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하며, 중간에 인버터가 동작되도록 하여 위상차를 조절한다.
주종 플립플롭은 RS나 JK 플립플롭을 사용하여 만들 수 있으며, 시간 펄스가 상승이나 하감함에 따라 입력에 대한 출력이 변하게 된다. 그림 4-23은 JK 플립플롭을 사용하여 구성한
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플립플롭이다.
edge-triggered 플립플롭들은 게이트 상호간의 작은 delay차이를 이용하거나 그림 8-8에서 보듯이 다소 복잡한 회로를 구성하여 클록신호가 바뀌는 동안만 출력이 변화하도록 되어 있다.
표 8-3은 D플립플롭의 진리표이며 그 특성방정
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ch with Enable Truth Table
Input
output
S = sw3 R = sw2 Enable = sw1
Q = L1
Q = L2
0
0
0
0
0
0
1
1
1
0
0
0
1
1
1
0
0
0
0
1
0
0
1
0
0
1
0
1
1
1
1
0
0
0
1
1
0
0
0
0
1
1
1
0
0
c. Enable sw1의 역할을 실험 데이터를 통해 설명하라.
Edge Triggered D Filp-flop with Preset and Clear
디지털 회로에서 종종
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High로 되는 순간 D의 값만 Q에 나타나고, 그 이외에 어떤 D의 변화에도 출력 Q는 변함이 없다.
즉, latch는 입력이 들어오면 바로 출력을 보여주는 비동기식 회로다.
flip-flop은 회로를 보면 알 수 있지만 Cp=1 일 때는 latch와 같은 동작을 하지만 Cp=0
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